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1. 发明申请

WO2003041277A2 A COMMUNICATION SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND A WIRELESS COMMUNICATION SYSTEM 审中-公开
标题翻译：通信半导体集成电路设备和无线通信系统
公开(公告)号：WO2003041277A2
公开(公告)日：2003-05-15
申请号：PCT/GB2002/004992
申请日：2002-11-06
申请人： HITACHI, LTD. , HITACHI ULSI SYSTEMS CO., LTD. , HITACHI VIDEO & INFORMATION SYSTEM, INC. , TTPCOM LIMITED , YAHAGI, Koichi , FURUYA, Ryoji , MATSUZAKI, Fumiaki , HENSHAW, Robert, Astle
发明人： YAHAGI, Koichi , FURUYA, Ryoji , MATSUZAKI, Fumiaki , HENSHAW, Robert, Astle
IPC分类号： H03L7/10
CPC分类号： H03L7/107 , H03L7/0898 , H03L7/10
摘要： In one embodiment, a PLL circuit is provided with a plurality of pull-in operation modes for pulling a voltage across a filter capacitor (C1, C2) in a lock-up voltage, and with a register (CRG) for designating one of the plurality of pull-in operation modes. The pull-in operation is performed in accordance with a setting value in the register.
摘要翻译：在一个实施例中，PLL电路具有多个拉入操作模式，用于在锁定电压中拉过滤波电容器（C1，C2）上的电压，并且具有用于指定其中之一的寄存器（CRG）多个拉入操作模式。根据寄存器的设定值进行拉入动作。

2. 发明申请

WO2003041277A3 A COMMUNICATION SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND A WIRELESS COMMUNICATION SYSTEM 审中-公开
公开(公告)号：WO2003041277A3
公开(公告)日：2003-05-15
申请号：PCT/GB2002/004992
申请日：2002-11-06
申请人： HITACHI, LTD. , HITACHI ULSI SYSTEMS CO., LTD. , HITACHI VIDEO & INFORMATION SYSTEM, INC. , TTPCOM LIMITED , YAHAGI, Koichi , FURUYA, Ryoji , MATSUZAKI, Fumiaki , HENSHAW, Robert, Astle
发明人： YAHAGI, Koichi , FURUYA, Ryoji , MATSUZAKI, Fumiaki , HENSHAW, Robert, Astle
IPC分类号： H03L7/10
摘要： In one embodiment, a PLL circuit is provided with a plurality of pull-in operation modes for pulling a voltage across a filter capacitor (C1, C2) in a lock-up voltage, and with a register (CRG) for designating one of the plurality of pull-in operation modes. The pull-in operation is performed in accordance with a setting value in the register. Such a PLL may be used in a communication device such as a wireless portable phone which can operate in multiple frequency bands, e.g. GSM, DCS and PCS frequency bands. The PLL allows fast pull-in time in each frequency band and avoids locking the image frequency.

3. 发明专利

TW201329860A 運算處理裝置及微電腦审中-公开
简体标题：运算处理设备及微电脑
公开(公告)号：TW201329860A
公开(公告)日：2013-07-16
申请号：TW101126260
申请日：2012-07-20
申请人：日立超愛爾愛斯愛系統股份有限公司 , HITACHI ULSI SYSTEMS CO., LTD.
发明人：山崎尊永 , YAMAZAKI, TAKANAGA
IPC分类号： G06F9/30 , G06F15/78
CPC分类号： G06F9/30072 , G06F9/3001 , G06F9/30032 , G06F9/30079
摘要： [課題]提供可以減輕系統處理與濾波器處理之雙方之負荷，可達成消費電力之改善或性能之提升的技術。[解決手段]於數位．信號．處理器(DSP)，具有程式．記憶體(PM)，程式．計數器(PC)，及控制邏輯電路(CL)，於各指令之位元．場內，具有指令停止旗標資訊(TRIG_WAIT)及位元．場資訊(TRIG_WHAT)。控制邏輯電路(CL)係如以下進行控制，亦即針對TRIG_WAIT被清除的指令係直接執行，而前進至次一指令處理，針對TRIG_WAIT被設定的指令，在TRIG_WHAT所對應的執行再度開始觸發條件不成立時係停止不執行，在TRIG_WHAT所對應的執行再度開始觸發條件成立時係執行，而前進至次一指令處理。
简体摘要： [课题]提供可以减轻系统处理与滤波器处理之双方之负荷，可达成消费电力之改善或性能之提升的技术。[解决手段]于数码．信号．处理器(DSP)，具有进程．内存(PM)，进程．计数器(PC)，及控制逻辑电路(CL)，于各指令之比特．场内，具有指令停止旗标信息(TRIG_WAIT)及比特．场信息(TRIG_WHAT)。控制逻辑电路(CL)系如以下进行控制，亦即针对TRIG_WAIT被清除的指令系直接运行，而前进至次一指令处理，针对TRIG_WAIT被设置的指令，在TRIG_WHAT所对应的运行再度开始触发条件不成立时系停止不运行，在TRIG_WHAT所对应的运行再度开始触发条件成立时系运行，而前进至次一指令处理。

4. 发明专利

TWI290761B 半導體裝置及其製造方法 A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME 失效
简体标题：半导体设备及其制造方法 A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME
公开(公告)号：TWI290761B
公开(公告)日：2007-12-01
申请号：TW092104922
申请日：2003-03-07
申请人：日立製作所股份有限公司 HITACHI, LTD. , 日立超愛爾.愛斯.愛系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD.
发明人：中島靖之 , 守田俊章 , 松澤朝夫 , 友井晴一 , 川邊直樹
IPC分类号： H01L
CPC分类号： H01L24/05 , H01L23/53223 , H01L24/03 , H01L24/45 , H01L24/48 , H01L24/49 , H01L24/78 , H01L24/85 , H01L2224/04042 , H01L2224/05073 , H01L2224/05166 , H01L2224/05181 , H01L2224/05184 , H01L2224/05187 , H01L2224/05554 , H01L2224/05556 , H01L2224/05624 , H01L2224/45015 , H01L2224/45144 , H01L2224/4807 , H01L2224/48091 , H01L2224/48095 , H01L2224/48227 , H01L2224/48453 , H01L2224/48465 , H01L2224/48507 , H01L2224/48624 , H01L2224/49175 , H01L2224/78301 , H01L2224/85045 , H01L2224/85181 , H01L2224/85201 , H01L2224/85203 , H01L2224/85205 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01022 , H01L2924/01047 , H01L2924/0105 , H01L2924/01073 , H01L2924/01074 , H01L2924/01079 , H01L2924/014 , H01L2924/04941 , H01L2924/0496 , H01L2924/05042 , H01L2924/1306 , H01L2924/14 , H01L2924/181 , H01L2924/20106 , H01L2924/20305 , H01L2924/20306 , H01L2924/20307 , H01L2924/20308 , H01L2924/20752 , H01L2924/3011 , H01L2924/00014 , H01L2924/04953 , H01L2924/00 , H01L2924/20751 , H01L2924/00012
摘要：本發明之目的在於提高配線之焊接墊部與焊接線之球部之接著性，並增進半導體裝置之可靠性。在半導體基板上由TiN膜、Al膜M3b及TiN膜構成之第3層配線上，使焊接線之球部B接著於露出Al膜M3b之焊接墊部 BP上之際，將Al膜M3b與金球部B之連接區域d、和形成於 Al膜M3b與金球部B間之Al-Au合金層50之形成區域之直徑 g之關係設定為g≧0.8d，將接觸區域之直徑d與金球部B之最大外周直徑D之關係設定為d≧0.8D。結果，即使Al膜M3b(第3層配線)為薄膜，也可確保與金球部B之接著性，且確保短路容許範圍。
简体摘要：本发明之目的在于提高配线之焊接垫部与焊接线之球部之接着性，并增进半导体设备之可靠性。在半导体基板上由TiN膜、Al膜M3b及TiN膜构成之第3层配在线，使焊接线之球部B接着于露出Al膜M3b之焊接垫部 BP上之际，将Al膜M3b与金球部B之连接区域d、和形成于 Al膜M3b与金球部B间之Al-Au合金层50之形成区域之直径 g之关系设置为g≧0.8d，将接触区域之直径d与金球部B之最大外周直径D之关系设置为d≧0.8D。结果，即使Al膜M3b(第3层配线)为薄膜，也可确保与金球部B之接着性，且确保短路容许范围。

5. 发明专利

TWI286380B 半導體積體電路裝置失效
简体标题：半导体集成电路设备
公开(公告)号：TWI286380B
公开(公告)日：2007-09-01
申请号：TW092114300
申请日：2003-05-27
申请人：日立製作所股份有限公司 HITACHI, LTD. , 日立超愛爾.愛斯.愛.系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD.
发明人：齊藤佳代子 , 楠貢 , 石塚裕康 , 益田信一郎
IPC分类号： H01L
CPC分类号： H03K5/08 , G11C5/14 , G11C11/417 , H01L27/0266 , H01L27/105 , H01L27/11 , H01L27/1116 , H03K19/00315
摘要：本發明提供一種半導體積體電路裝置，可以降低將箝位電路堆疊兩層時的阻抗。
在高電位側電源(VDD)與低電位側電源(VSS)間配設，分別用以將非所希望位準的電壓加以箝位的第1箝位電路(10)，及縱方向堆疊其上的第2箝位電路(20)，縱方向堆疊第1箝位電路(10)與第2箝位電路(20)而形成的中間節點(100)，則結合在內部電路用電源(VDDi)。因原來配設在內部電路的電容器與第1箝位電路配置成並聯狀態，因此，由於有此電容器的存在，阻抗降低，流動於晶片內的過電流造成的電位差變小。藉此，可以使流動於晶片內的過電流造成的電位差變小，允許更大的過電流，以提高靜電耐壓。
简体摘要：本发明提供一种半导体集成电路设备，可以降低将箝位电路堆栈两层时的阻抗。在高电位侧电源(VDD)与低电位侧电源(VSS)间配设，分别用以将非所希望位准的电压加以箝位的第1箝位电路(10)，及纵方向堆栈其上的第2箝位电路(20)，纵方向堆栈第1箝位电路(10)与第2箝位电路(20)而形成的中间节点(100)，则结合在内部电路用电源(VDDi)。因原来配设在内部电路的电容器与第1箝位电路配置成并联状态，因此，由于有此电容器的存在，阻抗降低，流动于芯片内的过电流造成的电位差变小。借此，可以使流动于芯片内的过电流造成的电位差变小，允许更大的过电流，以提高静电耐压。

6. 发明专利

TW200419771A 半導體裝置 SEMICONDUCTOR DEVICE 审中-公开
简体标题：半导体设备 SEMICONDUCTOR DEVICE
公开(公告)号：TW200419771A
公开(公告)日：2004-10-01
申请号：TW093100153
申请日：2004-01-05
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP. , 日立超愛爾愛斯愛系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD
发明人：森田貞幸 , 齊藤良和
IPC分类号： H01L
CPC分类号： G11C5/145 , H01L24/48 , H01L24/49 , H01L2224/05554 , H01L2224/48091 , H01L2224/48137 , H01L2224/49175 , H01L2924/00014 , H01L2924/13091 , H01L2924/14 , H01L2924/3011 , H01L2924/00 , H01L2224/45099 , H01L2224/05599
摘要：本發明之目的在達成高速擷取。包含微處理器(10)與SRAM(20)以構成半導體裝置時，在上述微處理器配設:藉由供給電源電壓，而得與外部之間送受信號的系統側輸入輸出緩衝電路(103)，在上述半導體記憶器配設：將上述電源電壓當作參考電壓取進，生成差不多等於上述電源電壓的內部電源電壓的內部電源電路(207)：及藉由供給上述內部電源電壓，而得與上述系統側輸入輸出緩衝電路之間送受信號的記憶器側輸入輸出緩衝電路(206)，藉此可以免除微處理器側的位準移位，使其能夠高速擷取半導體記憶器。
简体摘要：本发明之目的在达成高速截取。包含微处理器(10)与SRAM(20)以构成半导体设备时，在上述微处理器配设:借由供给电源电压，而得与外部之间送受信号的系统侧输入输出缓冲电路(103)，在上述半导体记忆器配设：将上述电源电压当作参考电压取进，生成差不多等于上述电源电压的内部电源电压的内部电源电路(207)：及借由供给上述内部电源电压，而得与上述系统侧输入输出缓冲电路之间送受信号的记忆器侧输入输出缓冲电路(206)，借此可以免除微处理器侧的位准移位，使其能够高速截取半导体记忆器。

7. 发明专利

TW200417932A 記憶卡及電子裝置审中-公开
简体标题：记忆卡及电子设备
公开(公告)号：TW200417932A
公开(公告)日：2004-09-16
申请号：TW092133411
申请日：2003-11-27
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP. , 日立超愛爾愛斯愛系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD.
发明人：倉形繁男 , 片山國弘 , 金森賢樹 , 四方淳史 , 飯田哲也
IPC分类号： G06K
CPC分类号： G06K19/0701 , G06K19/07
摘要：本發明的課題在於：降低因記憶卡之輸入端子的提升電阻所造成的電力耗損，以達成防止因記憶卡之輸入端子的提升電阻與主機裝置之下拉電阻間的關係所形成的錯誤動作。為達成上述課題，本案的記憶卡(1)具有連接於提升電阻的選擇端子(P0)。選擇端子的提升電阻，可在根據選擇端子的輸入來判定卡片模式的判定時機之前選擇較小的阻抗值，並在前述判定模式之後恢復成原先的阻抗值。較大的阻抗值可降低選擇端子之提升電阻所耗損的洩漏電流。雖然當下拉電阻(32)被連接於安裝有記憶卡之記憶卡主機的端子時，一旦提升阻抗值過大，將會受到因下拉電阻所形成之導入現象的影響，但只要於模式判定時降低選擇端子的提升阻抗，便可避免受到因下拉電阻之電位導入的不良影響。
简体摘要：本发明的课题在于：降低因记忆卡之输入端子的提升电阻所造成的电力耗损，以达成防止因记忆卡之输入端子的提升电阻与主机设备之下拉电阻间的关系所形成的错误动作。为达成上述课题，本案的记忆卡(1)具有连接于提升电阻的选择端子(P0)。选择端子的提升电阻，可在根据选择端子的输入来判定卡片模式的判定时机之前选择较小的阻抗值，并在前述判定模式之后恢复成原先的阻抗值。较大的阻抗值可降低选择端子之提升电阻所耗损的泄漏电流。虽然当下拉电阻(32)被连接于安装有记忆卡之记忆卡主机的端子时，一旦提升阻抗值过大，将会受到因下拉电阻所形成之导入现象的影响，但只要于模式判定时降低选择端子的提升阻抗，便可避免受到因下拉电阻之电位导入的不良影响。

8. 发明专利

TW200414328A 具有閘電極為多晶矽金屬閘結構且側壁於氨氣中氮化之半導體元件 SEMICONDUCTOR DEVICE HAVING GATE ELECTORDE OF POLYMETAL GATE STRUCTURE PROCESSED BY SIDE NITRIDING IN ANMONIA ATMOSPHERE 失效
简体标题：具有闸电极为多晶硅金属闸结构且侧壁于氨气中氮化之半导体组件 SEMICONDUCTOR DEVICE HAVING GATE ELECTORDE OF POLYMETAL GATE STRUCTURE PROCESSED BY SIDE NITRIDING IN ANMONIA ATMOSPHERE
公开(公告)号：TW200414328A
公开(公告)日：2004-08-01
申请号：TW092137429
申请日：2003-12-30
申请人：爾必達存儲器股份有限公司 ELPIDA MEMORY, INC. , 日立超愛爾愛斯愛系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD. , 日立製作所股份有限公司 HITACHI, LTD.
发明人：北村英次 EIJI KITAMURA , 山田悟 YAMADA, SATORU , 加藤慈規 YOSHIKI KATO , 齊野敢太 KANTA SAINO , 齊藤政良 MASAYOSHI SAITO , 飯島晉平 SHINPEI IIJIMA , 大湯靜憲 KIYONORI OYU
IPC分类号： H01L
CPC分类号： H01L21/28247
摘要：一種半導體元件，其在鎢膜與多晶矽層間之接觸電阻已被降低，該元件並具有防止空乏之閘電極用以降低閘極電阻值。依照製作該半導體元件之方法，該具有閘電極為多晶矽金屬結構之閘電極的半導體元件，該結構係由鎢膜、氮化鎢膜與多晶矽層等三層結構所組成，在閘電極形成後、對該閘電極實施側壁選擇性氧化前，於氨氣環境中以介於700℃～950℃的氮化溫度對該閘電極之側壁進行氮化。
简体摘要：一种半导体组件，其在钨膜与多晶硅层间之接触电阻已被降低，该组件并具有防止空乏之闸电极用以降低闸极电阻值。依照制作该半导体组件之方法，该具有闸电极为多晶硅金属结构之闸电极的半导体组件，该结构系由钨膜、氮化钨膜与多晶硅层等三层结构所组成，在闸电极形成后、对该闸电极实施侧壁选择性氧化前，于氨气环境中以介于700℃～950℃的氮化温度对该闸电极之侧壁进行氮化。

9. 发明专利

TW594773B 半導體積體電路失效
简体标题：半导体集成电路
公开(公告)号：TW594773B
公开(公告)日：2004-06-21
申请号：TW090114476
申请日：2001-06-14
申请人：日立製作所股份有限公司 HITACHI, LTD. , 日立超愛爾愛斯愛系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD
发明人：中原茂 SHIGERU NAKAHARA , 林秀樹 HIDEKI HAYASHI , 鈴木武史 , 日下田惠一 KEIICHI HIGETA
IPC分类号： G11C , G06F
CPC分类号： G11C29/848 , G11C29/028 , G11C29/44 , G11C29/50012 , G11C29/787 , G11C29/789 , G11C29/802 , G11C2029/1208 , G11C2029/4402
摘要：於內藏複數的記憶體之半導體積體電路中，效率良好地救濟記憶體的不良位元，可以謀求產品率之提升。設置：具有被輸入之辨識碼是否與自己的辨識碼一致之辨識碼一致檢測電路以及接收資料栓鎖電路，進行對應栓鎖之資料的動作而被構成之複數的電路方塊(RAM巨集胞)；以及可以設定上述辨識碼與對應該辨識碼之資訊，可以串列輸出被設定之資訊之設定電路(10)；以及由該設定電路依序讀出設定資訊，轉換為並列資料，可以傳送於上述複數的電路方塊之控制電路(20)，上述複數的電路方塊將個別之辨識碼一致檢測電路判定被輸入之辨識碼與自己的辨識碼為一致時被傳送來之上述設定資訊取入上述接收資料栓鎖電路而加以保持地構成。
简体摘要：于内藏复数的内存之半导体集成电路中，效率良好地救济内存的不良比特，可以谋求产品率之提升。设置：具有被输入之辨识码是否与自己的辨识码一致之辨识码一致检测电路以及接收数据栓锁电路，进行对应栓锁之数据的动作而被构成之复数的电路方块(RAM宏胞)；以及可以设置上述辨识码与对应该辨识码之信息，可以串行输出被设置之信息之设置电路(10)；以及由该设置电路依序读出设置信息，转换为并列数据，可以发送于上述复数的电路方块之控制电路(20)，上述复数的电路方块将个别之辨识码一致检测电路判定被输入之辨识码与自己的辨识码为一致时被发送来之上述设置信息取入上述接收数据栓锁电路而加以保持地构成。

10. 发明专利

TW589734B 不揮發性半導體記憶裝置有权
简体标题：不挥发性半导体记忆设备
公开(公告)号：TW589734B
公开(公告)日：2004-06-01
申请号：TW091116397
申请日：2002-07-23
申请人：日立製作所股份有限公司 HITACHI, LTD. , 日立超愛爾愛斯愛系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD.
发明人：田中利廣 NOZOMU MATSUZAKI , 梅本由紀子 , 平木充 , 品川裕 , 藤戶正道 , 鈴川一文 , 谷川博之 , 山木貴志 , 神垣良昭 , 南真一 , 片山弘造 , 松崎望
IPC分类号： H01L
CPC分类号： G11C16/26 , G11C5/025 , G11C8/08 , G11C16/04 , G11C16/0425 , G11C16/0433 , G11C16/08 , G11C16/24 , G11C16/30 , H01L21/28 , H01L21/28273 , H01L27/105 , H01L27/115 , H01L27/11521 , H01L27/11526 , H01L27/11546 , H01L29/42328 , H01L29/42332 , H01L29/4234 , H01L29/66825 , H01L29/7885 , H01L29/792
摘要：半導體裝置具有多個的不揮發性記憶單元(1)，不揮發性記憶單元是由用來記憶資訊的MOS型第1電晶體部(3)與用來選擇第1電晶體部的MOS型第2電晶體部(4)所構成。第2電晶體部具有連接到位元線的位元線電極(16)、以及連接到控制閘控制線的控制閘電極(18)。第1電晶體部具有連接到源極線的源極線電極(10)、連接到記憶閘控制線的記憶閘電極(14)、以及被配置在記憶閘電極之正下方的電荷積蓄領域(11)。第2電晶體部的閘極絕緣耐壓較第1電晶體部的閘極絕緣耐壓為低。當將第2電晶體部的閘極絕緣膜的膜厚設為tc、第1電晶體部的閘極絕緣膜的膜厚設為tm時，則具有tc
简体摘要：半导体设备具有多个的不挥发性记忆单元(1)，不挥发性记忆单元是由用来记忆信息的MOS型第1晶体管部(3)与用来选择第1晶体管部的MOS型第2晶体管部(4)所构成。第2晶体管部具有连接到比特线的比特线电极(16)、以及连接到控制闸控制线的控制闸电极(18)。第1晶体管部具有连接到源极线的源极线电极(10)、连接到记忆闸控制线的记忆闸电极(14)、以及被配置在记忆闸电极之正下方的电荷积蓄领域(11)。第2晶体管部的闸极绝缘耐压较第1晶体管部的闸极绝缘耐压为低。当将第2晶体管部的闸极绝缘膜的膜厚设为tc、第1晶体管部的闸极绝缘膜的膜厚设为tm时，则具有tc

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