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81. 发明公开

KR1020020014521A 클럭 디바이더 无效
标题翻译： CLOCK DIVIDER
公开(公告)号：KR1020020014521A
公开(公告)日：2002-02-25
申请号：KR1020000047855
申请日：2000-08-18
申请人： 매그나칩 반도체 유한회사
发明人： 경승준 , 배종홍
IPC分类号： H03K21/08
CPC分类号： H03K21/10 , H03K23/68
摘要： PURPOSE: A clock divider is provided, which divides a reference clock into clocks of random integer times using a logic able to discriminate the reference clock with 1/2 cycle unit, and can generate a divided clock having 1/2 duty always without regard to a division ratio. CONSTITUTION: A K bit increaser(100) generates an output(b) by increasing an input(a) by '1' and outputs '0' by clearing the output when the input is not less than 'division ratio(X)-1'. A K bit register(110) feeds back the output of the K bit increaser as the input of the K bit increaser in response to a reference clock(iclock). A comparator(200) outputs '1' when the output of the K bit increaser is smaller than (X >>1) and otherwise outputs '0'. A flip flop(130) outputs the output of the comparator in response to the reference clock, and a flip flop(140) outputs an output(c) of the flip flop(130) in response to the inverted reference clock. An AND gate(150) performs an AND operation of a least significant bit of the division ratio(X) and an output(d) of the flip flop(140), and an OR gate(160) outputs a clock(oclock) divided by performing an OR operation of the output of the flip flop(130) and the output of the AND gate.
摘要翻译：目的：提供一个时钟分频器，其使用能够以1/2周期单位区分参考时钟的逻辑将参考时钟分为随机整数时钟，并且可以生成具有1/2占空比的分频时钟，而不考虑分数比。构成：AK位增加器（100）通过将输入（a）增加1来产生输出（b），并且当输入不小于“分频比（X）-1”时，通过清零输出来输出“0” 。响应于参考时钟（iclock），K位寄存器（110）反馈K位增量器的输出作为K位增量器的输入。当K位增量器的输出小于（X >> 1）时，比较器（200）输出“1”，否则输出“0”。触发器（130）响应于参考时钟输出比较器的输出，并且触发器（140）响应于反相参考时钟输出触发器（130）的输出（c）。与门（150）执行分频比（X）的最低有效位和触发器（140）的输出（D）的“与”运算，“或”门（160）输出时钟（oclock）通过执行触发器（130）的输出和与门的输出的“或”运算。

82. 发明专利

JP2018526940A 高速プログラマブルクロック分周器审中-公开
公开(公告)号：JP2018526940A
公开(公告)日：2018-09-13
申请号：JP2018513481
申请日：2016-08-10
申请人：クゥアルコム・インコーポレイテッド , QUALCOMM INCORPORATED
发明人：アグラワル、ネハ , モハマド、サジン , リ、チョルキュ
IPC分类号： H03K21/10
CPC分类号： H03K7/06 , G06F1/08 , H03K3/037 , H03K19/21 , H03K21/00 , H03K21/026 , H03K21/10 , H03K23/00 , H03K23/64
摘要：プログラマブル分周比(N)によって入力クロック信号(CLKin)を分周するためのシステムおよび方法は、分周比(N)の値から独立している、入力クロック信号から出力クロック信号までの遅延を伴い、分周比の値から独立している50%である出力クロック信号のデューティサイクルを伴う、出力クロック信号(CLKdiv)を生成できる。例示的なプログラマブルクロック分周器(45)は、分周比を法としてカウントするカウント信号(Count)を生成するモジュロNカウンタ(220)と、出力クロック信号のレートの半分(CLKdivの1/2)でトグルする共通ハーフレートクロック信号(HRCLKcom)、偶数ハーフレートクロック信号(HRCLKeven)、および奇数ハーフレートクロック信号(HRCLKodd)を生成するハーフレートクロック信号生成器(230)とを含む。共通ハーフレートクロック信号、偶数ハーフレートクロック信号、および奇数ハーフレートクロック信号は、出力クロック信号を生成するために組み合わされる(Xまたは242、241)。【選択図】図2

83. 发明专利

JP2015019343A 分数分周回路有权
标题翻译：部分频率分段电路
公开(公告)号：JP2015019343A
公开(公告)日：2015-01-29
申请号：JP2013158244
申请日：2013-07-12
申请人：邦彦公山 , Kunihiko Kimiyama , 邦彦公山
发明人： KIMIYAMA KUNIHIKO
IPC分类号： H03K23/68 , H03K23/66
CPC分类号： H03K23/68 , H03K21/10
摘要：【課題】クロックエッジを偏りが少なく配置して、ジッタを小さくすることができる分数分周回路を提供する。【解決手段】分数分周回路10は、入力クロックを1/CTS分周するダウンカウンタ20と、入力クロックを1/CTSquo分周するダウンカウンタ51と、ダウンカウンタ51の出力に1クロックを加えるクロック追加回路52,53,54と、CTSquoの周期数を51のキャリーもしくはクロック追加回路の出力でカウントするアップカウンタ44と、CTSremをカウントするアップカウンタ46と、N/CTSremの整数倍とカウンタの値とが一致するか否かを判断する一致検出回路41とを備え、更に一致検出回路41によって一致が検出された場合、クロック追加回路52,53,54からの出力を出力クロックとして出力し、一致が検出されない場合、ダウンカウンタ51からの出力を出力クロックとして出力するセレクタ回路55とを備える。【選択図】図2
摘要翻译：要解决的问题：提供一种通过不均匀地布置时钟边缘来减少抖动的分数分频电路。解算：分数分频电路10包括：递减计数器20，用于将输入时钟的频率除以1 / CTS; 用于将输入时钟的频率除以1 / CTS的衰减计数器51; 时钟加法电路52,53,54，用于将一个时钟加到向下计数器51的输出端; 计数器44，用于根据递减计数器51的进位或时钟加法电路的输出来计数CTS周期数; CTSrem计数器45; 以及匹配检测电路41，用于确定N / CTSrem的整数倍是否与计数器值相匹配。如果匹配检测电路41检测到匹配，另外还提供选择器电路55，用于输出来自时钟加法电路52,53,54的输出作为输出时钟，并将来自递减计数器51的输出作为输出时钟输出如果没有检测到匹配。

84. 发明专利

JP2012226800A Semiconductor device, control method thereof and information processing system 审中-公开
标题翻译：半导体器件及其控制方法及信息处理系统
公开(公告)号：JP2012226800A
公开(公告)日：2012-11-15
申请号：JP2011092585
申请日：2011-04-19
申请人： Elpida Memory Inc , エルピーダメモリ株式会社
发明人： KONDO TSUTOMU
IPC分类号： G11C11/4076 , G11C11/407
CPC分类号： H03K21/10
摘要： PROBLEM TO BE SOLVED: To eliminate latch timing difference by on/off of a gear down mode.SOLUTION: A semiconductor device includes a frequency dividing circuit 2 for generating a clock signal CLK2 by performing frequency division of a clock signal CLK1, a logic circuit 4 for generating a chip selection signal CS2 by logically synthesizing a chip selection signal CS1 and the clock signal CLK2, and a command generation circuit 6 for generating a command signal CMD2 on the basis of a command signal CMD1 activated on the basis of the chip selection signal CS2. According to the invention, a command signal can be subjected to a latch operation in synchronization with a clock signal not subjected to frequency division not because a command signal is latched in synchronization with a clock signal subjected to frequency division but because the command generation circuit is activated in synchronization with the clock signal subjected to frequency division. This eliminates difference in latch timing by on/off of the gear down mode.
摘要翻译：要解决的问题：通过减速模式的开/关来消除锁定定时差。解决方案：半导体器件包括：分频电路2，用于通过执行时钟信号CLK1的分频来产生时钟信号CLK2;逻辑电路4，用于通过逻辑合成芯片选择信号CS1和时钟信号CLK2和用于根据基于芯片选择信号CS2激活的命令信号CMD1产生命令信号CMD2的命令产生电路6。根据本发明，命令信号可以与不进行分频的时钟信号同步地进行锁存操作，而不是因为命令信号与经受分频的时钟信号同步地被锁存，而是由于命令产生电路是与经过分频的时钟信号同步激活。这通过减速模式的开/关来消除锁定定时的差异。版权所有（C）2013，JPO＆INPIT

85. 发明专利

JP2004048729A Clock frequency divider and frequency dividing method in delay locked loop 有权
公开(公告)号：JP2004048729A
公开(公告)日：2004-02-12
申请号：JP2003160437
申请日：2003-06-05
申请人： Hynix Semiconductor Inc , 株式会社ハイニックスセミコンダクター
发明人： JEON YOUNG-JIN
IPC分类号： G06F1/06 , G11C8/00 , G11C11/407 , H03K21/00 , H03K21/10 , H03K23/66 , H03L7/081
CPC分类号： H03K21/10
摘要： PROBLEM TO BE SOLVED: To provide a clock frequency divider and a clock frequency dividing method in a delay locked loop in which a frequency of an inputted external clock is automatically divided into a low frequency band or a high frequency band and an optimal divided frequency waveform is selected in accordance with the band. SOLUTION: The clock frequency divider in a DLL circuit for generating an internal clock signal by inputting the external clock signal in a semiconductor memory device includes: a first frequency dividing means for dividing a frequency of a clock signal having the same cycle as the external clock signal to generate a first clock signal; a second frequency dividing means for dividing a frequency of the first clock signal to generate second and third clock signals of different pulse widths; a select signal generating means for generating a select signal corresponding to a frequency of the external clock according to a plurality of control signals; and a clock signal selecting means for selectively outputting the second clock signal or the third clock signal in accordance with the select signal. COPYRIGHT: (C)2004,JPO

86. 发明专利

NO903620A 未知
公开(公告)号：NO903620A
公开(公告)日：1990-08-16
申请号：NO903620
申请日：1990-08-16
申请人： HUGHES AIRCRAFT CO
发明人： COSAND ALBERT E
IPC分类号： H03K23/64 , H03K21/10 , H03K23/66 , H03K23/68
CPC分类号： H03K23/665 , H03K21/10 , H03K23/667 , H03K23/68

87. 发明专利

JP2015231119A D型フリップフロップ及びクロック生成回路审中-公开
标题翻译： D型飞翼和时钟发生电路
公开(公告)号：JP2015231119A
公开(公告)日：2015-12-21
申请号：JP2014116109
申请日：2014-06-04
申请人：株式会社東芝
发明人：白井利明 , 村岡寛昭 , 内海哲章
IPC分类号： H03K3/02
CPC分类号： H03K3/356104 , H03K21/00 , H03K21/10 , H03K3/0372 , H03K3/35625
摘要：【課題】バイパスモード時と分周モード時とでクロックレイテンシが生じない。【解決手段】実施形態のD型フリップフロップは、第1の保持回路を有するマスターラッチと第2の保持回路を有するスレーブラッチとによって構成され、スレーブラッチに構成され、クロック信号に基づいて第1の保持回路の出力を取り込んで第1のノードに出力する伝送素子と、第1の保持回路中に構成され、第1のモード時に第1の保持回路を構成する素子として機能すると共に、第2のモード時に出力が固定されて伝送素子を介して第1のノードに一方論理値の出力を与える第1の保持回路構成素子と、第1のノードに現れる信号を保持する第2の保持回路中に構成され、第1のモード時に第2の保持回路を構成する素子として機能すると共に、第2のモード時に出力が固定されてクロック信号に基づいて他方論理値の出力を第1のノードに与える第2の保持回路構成素子とを具備する。【選択図】図1
摘要翻译：要解决的问题：为了防止在旁路模式和分频模式之间产生时钟延迟。解决方案：D型触发器由包括第一保持电路和从锁存器的主锁存器形成，包括第二保持电路。 D型触发器包括：形成在从锁存器中的发送元件，基于时钟信号取出第一保持电路的输出，并将取出的输出输出到第一节点; 第一保持电路部件，其形成在第一保持电路中，并且用作在第一模式期间形成第一保持电路的元件，其中在第二模式期间输出被固定，并且其通过透射器输出一个逻辑值元素到第一个节点; 以及第二保持电路部件，其形成在第二保持电路中，保持出现在第一节点中的信号，并且在第一模式期间用作形成第二保持电路的元件，其中输出在第二模式期间被固定，并且其基于时钟信号向第一节点输出另一逻辑值。

88. 发明专利

JP5407087B1 Fractional divider 有权
公开(公告)号：JP5407087B1
公开(公告)日：2014-02-05
申请号：JP2013158244
申请日：2013-07-12
申请人：邦彦公山
发明人：邦彦公山
IPC分类号： H03K23/66
CPC分类号： H03K23/68 , H03K21/10
摘要：【課題】クロックエッジを偏りが少なく配置して、ジッタを小さくすることができる分数分周回路を提供する。
【解決手段】
本発明の分数分周回路１０は、ＣＴＳ／Ｎの商をＣＴＳｑｕｏとし、ＣＴＳ／Ｎの余りをＣＴＳｒｅｍとした場合、入力クロックを１／ＣＴＳ分周するダウンカウンタ２０と、入力クロックを１／ＣＴＳｑｕｏ分周するダウンカウンタ５１と、ダウンカウンタ５１の出力に１クロックを加えるクロック追加回路５２，５３，５４と、ＣＴＳｑｕｏの周期数を５１のキャリーもしくはクロック追加回路の出力でカウントするアップカウンタ４４と、ＣＴＳｒｅｍをカウントするアップカウンタ４６と、Ｎ／ＣＴＳｒｅｍの整数倍とカウンタの値とが一致するか否かを判断する一致検出回路４１と、一致検出回路４１によって一致が検出された場合、クロック追加回路５２，５３，５４からの出力を出力クロックとして出力し、一致が検出されない場合、ダウンカウンタ５１からの出力を出力クロックとして出力するセレクタ回路５５とを備える。
【選択図】図２

89. 发明专利

JP2012095312A Multi-modulus divider retiming circuit 有权
标题翻译：多模分路器退火电路
公开(公告)号：JP2012095312A
公开(公告)日：2012-05-17
申请号：JP2011258938
申请日：2011-11-28
申请人： Qualcomm Inc , クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人： CHAUHAN NARASONG , SU WEN-JUN
IPC分类号： H03L7/197 , H03L7/183
CPC分类号： H03K23/667 , H03K21/10 , H03L7/1976
摘要： PROBLEM TO BE SOLVED: To provide a multi-modulus divider (MMD) that implements low jitter and reduces power consumption.SOLUTION: The MMD includes a chain of MDSs. Each MDS (DIV23) divides an input signal by either two or three, and outputs the result as an output signal. Each MDS (DIV23) responds to a modulus control signal that controls whether it divides by two or three. A retiming circuit 149 outputs SOUT. The modulus control signal (MC1B) of the first MDS (DIV23) of the chain is used to place the retiming circuit 149 into a first state. The output signal O5 of the fifth MDS (DIV23) of the chain is used to place the retiming circuit 149 into a second state.
摘要翻译：要解决的问题：提供实现低抖动并降低功耗的多模式分频器（MMD）。
解决方案：MMD包括一系列MDS。每个MDS（DIV23）将输入信号除以二或三，并输出结果作为输出信号。每个MDS（DIV23）响应一个模数控制信号，控制它是否被二或三除。重新定时电路149输出SOUT。使用链的第一MDS（DIV23）的模数控制信号（MC1B）将重定时电路149置于第一状态。链的第五MDS（DIV23）的输出信号O5用于将重定时电路149置于第二状态。版权所有（C）2012，JPO＆INPIT

90. 发明专利

JP4533599B2 Clock divider and clock division method in a delay lock loop 有权
公开(公告)号：JP4533599B2
公开(公告)日：2010-09-01
申请号：JP2003160437
申请日：2003-06-05
申请人：株式会社ハイニックスセミコンダクターHynix Semiconductor Inc.
发明人：英珍全
IPC分类号： G06F1/06 , H03K21/00 , G11C8/00 , G11C11/407 , G11C11/4076 , H03K21/10 , H03K23/66 , H03L7/081
CPC分类号： H03K21/10

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