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81. 发明公开

KR1020140111895A 반도체 소자 및 그의 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020140111895A
公开(公告)日：2014-09-22
申请号：KR1020130026388
申请日：2013-03-12
申请人： 삼성전자주식회사
发明人： 이우진 , 안상훈 , 최길현 , 홍종원
IPC分类号： H01L21/764 , H01L21/28
CPC分类号： H01L29/0649 , H01L21/764 , H01L21/76805 , H01L21/7682 , H01L21/76831
摘要： Provided are a semiconductor device and a method for fabricating the same. The semiconductor device comprises: a semiconductor substrate; a lower conductive pattern located on the semiconductor substrate; an interlayer insulating film which is located on the lower conductive pattern and has a through-hole partially exposing the lower conductive pattern; an upper conductive pattern located within the through-hole and electrically connected with the lower conductive pattern; side surface spacers located on a side surface of the upper conductive pattern; and an air gap located between the through-hole and the side surface spacers, and between the lower conductive pattern and the side surface spacers.
摘要翻译：提供一种半导体器件及其制造方法。半导体器件包括：半导体衬底; 位于所述半导体衬底上的下导电图案; 层间绝缘膜，其位于下导电图案上，并且具有部分地暴露下导电图案的通孔; 位于所述通孔内并与所述下导电图案电连接的上导电图案; 位于上导电图案的侧表面上的侧表面间隔件; 以及位于通孔和侧表面间隔件之间以及下导电图案和侧表面间隔件之间的气隙。

82. 发明公开

KR1020140108379A 리프레쉬 어드레스 생성기 및 이를 포함하는 휘발성 메모리 장치 审中-实审
标题翻译：刷新地址发生器和包含其的易失性存储器件
公开(公告)号：KR1020140108379A
公开(公告)日：2014-09-11
申请号：KR1020130020008
申请日：2013-02-25
申请人： 삼성전자주식회사
发明人： 이우진 , 김대현 , 김상윤 , 김재성 , 손영수
IPC分类号： G11C11/408 , G11C11/401 , G11C8/04
CPC分类号： G11C11/40611 , G11C11/40622 , G11C29/028 , G11C29/50016
摘要： A refresh address generator and a volatile memory device including the same are provided. The refresh address generator comprises an address storage unit which saves a lookup table in which addresses of weak cells are placed in order based on retention time; and a refresh counter which carries out loop which prints out from a starting address of the lookup table to the addresses of the weak cells in order. The weak cell addresses are distinguished into a plurality of groups based on the retention time. The refresh counter repeats the loop every standard time and re-prints out the weak cell addresses of N-group by each N-time (N is a natural number over and including 1).
摘要翻译：提供了一种刷新地址发生器和包括其的易失性存储器件。刷新地址生成器包括地址存储单元，其基于保留时间来顺序地保存查找表，其中依次放置弱单元的地址; 以及刷新计数器，其执行从查找表的起始地址依次打印到弱小区的地址的循环。基于保留时间，弱小区地址被区分为多个组。刷新计数器每标准时间重复循环，并且每N次重新打印出N组的弱小区地址（N是超过并包括1的自然数）。

83. 发明公开

KR1020140043560A 메모리 특성 정보를 저장하는 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 반도체 메모리 장치의 동작방법 无效
标题翻译：半导体存储器件存储器存储器特征信息，存储器模块和存储器系统及其操作方法
公开(公告)号：KR1020140043560A
公开(公告)日：2014-04-10
申请号：KR1020120105947
申请日：2012-09-24
申请人： 삼성전자주식회사
发明人： 손영수 , 김대현 , 배승준 , 오태영 , 이우진
IPC分类号： G11C11/4063 , G11C11/4096
CPC分类号： G11C7/1072 , G11C7/1054 , G11C7/1063 , G11C7/1081 , G11C7/109 , G11C11/4076 , G11C11/4082 , G11C11/4093 , G11C11/4096 , G11C2029/4402
摘要： Disclosed are a semiconductor memory device storing memory attribute information, a memory module and a memory system including the semiconductor memory device, and an operation method of the semiconductor memory device. The semiconductor memory device according to an embodiment of the present invention includes: a cell array including multiple areas; a command decoder generating internal commands by decoding commands; and an information storage unit which stores attribute information of at least a partial area in the multiple areas. The attribute information of the areas corresponding to a first row address is provided to outside when a first command and the first row address following the first command are received.
摘要翻译：公开了存储存储器属性信息的半导体存储器件，包括半导体存储器件的存储器模块和存储器系统以及半导体存储器件的操作方法。根据本发明的实施例的半导体存储器件包括：包括多个区域的单元阵列; 命令解码器，通过解码命令产生内部命令; 以及信息存储单元，其存储多个区域中的至少部分区域的属性信息。当接收到第一命令和第一命令之后的第一行地址时，将与第一行地址对应的区域的属性信息提供给外部。

84. 发明公开

KR1020140013893A 메모리 코어 트레이닝 방법 및 메모리 시스템 审中-实审
标题翻译：用于在启动和存储系统下训练存储核心的方法
公开(公告)号：KR1020140013893A
公开(公告)日：2014-02-05
申请号：KR1020130025392
申请日：2013-03-11
申请人： 삼성전자주식회사
发明人： 이우진 , 김대현 , 배승준 , 손영수 , 오태영
IPC分类号： G11C29/08
CPC分类号： G11C29/26 , G11C29/028 , G11C29/1201
摘要： In a memory system including a memory controller and a memory device, a method for training the memory core includes the steps of: testing a memory core parameter in a system boot-up operation; determining the optimum memory core parameter according to a test result; and storing the determined memory core parameter to be applied in a normal operation. Thereby, the memory core parameter is optimized in a chip-by-chip environment.
摘要翻译：在包括存储器控制器和存储器件的存储器系统中，用于训练存储器核心的方法包括以下步骤：在系统引导操作中测试存储器核心参数; 根据测试结果确定最佳存储器核心参数; 以及将所确定的存储器核心参数存储在正常操作中。因此，存储器核心参数在逐个芯片环境中被优化。

85. 发明公开

KR1020130096495A 반도체 장치의 버퍼 회로 无效
标题翻译：缓冲电路用于半导体器件
公开(公告)号：KR1020130096495A
公开(公告)日：2013-08-30
申请号：KR1020120017993
申请日：2012-02-22
申请人： 삼성전자주식회사
发明人： 하경수 , 설호석 , 이우진
IPC分类号： G11C7/10 , G11C7/22
CPC分类号： H03K19/018514
摘要： PURPOSE: A buffer circuit of a semiconductor device is provided to improve the performance of a buffer circuit by minimizing duty distortion of a single-ended output signal. CONSTITUTION: A current mode logic buffer receives first and second input signals, and generates first and second output signals and a common output signal showing an intermediate level of first and second differential output signals. A differential versus single-ended converter (200) receives the first and second differential output signals and selected input signal, generates a single-ended output signal and is configured to control an internal control node in a negative feedback mode to maintain a duty ratio of the single-ended output signal constant regardless of variation of operating environment.
摘要翻译：目的：提供半导体器件的缓冲电路，通过最小化单端输出信号的占空比失真来提高缓冲电路的性能。构成：电流模式逻辑缓冲器接收第一和第二输入信号，并产生第一和第二输出信号以及表示中间电平的第一和第二差分输出信号的公共输出信号。差分对单端转换器（200）接收第一和第二差分输出信号和所选择的输入信号，产生单端输出信号，并且被配置为控制负反馈模式中的内部控制节点，以保持占空比无论操作环境如何变化，单端输出信号均不变。

86. 发明公开

KR1020130050233A 리던던시 영역을 구비한 반도체 메모리 장치 및 시스템 无效
标题翻译：具有冗余区域的半导体存储器件和系统
公开(公告)号：KR1020130050233A
公开(公告)日：2013-05-15
申请号：KR1020120093879
申请日：2012-08-27
申请人： 삼성전자주식회사
发明人： 김수아 , 김대현 , 이우진
IPC分类号： G11C29/00
CPC分类号： G11C29/808 , G11C29/76 , G11C2229/763
摘要： PURPOSE: A semiconductor memory device including a redundancy area and a system are provided to efficiently use a redundancy memory by performing a repair operation with a bit unit or a group unit. CONSTITUTION: A memory cell array(110) includes a plurality of memory cell groups(111-114) and a redundancy memory cell group(115). The memory cell groups include a plurality of memory cells. The redundancy cell group includes a redundancy memory cell to repair a defective cell included in the memory cell groups. A part of the memory cells arranged in the same row or column is replaced by the redundancy memory cell. Data is transmitted through a data line connected to the replaced redundancy memory cell.
摘要翻译：目的：提供包括冗余区域和系统的半导体存储器件，以通过以位单元或组单元执行修复操作来有效地使用冗余存储器。构成：存储单元阵列（110）包括多个存储单元组（111-114）和冗余存储单元组（115）。存储单元组包括多个存储单元。冗余单元组包括用于修复存储单元组中包括的缺陷单元的冗余存储单元。布置在同一行或列中的存储器单元的一部分由冗余存储单元代替。数据通过连接到替换的冗余存储单元的数据线传输。

87. 发明授权

KR100876824B1 투명 엘씨디의 반사막 제어 장치 및 방법 失效
标题翻译：用于控制透明液晶显示器中的反射器的装置和方法
公开(公告)号：KR100876824B1
公开(公告)日：2009-01-07
申请号：KR1020020062142
申请日：2002-10-11
申请人： 삼성전자주식회사
发明人： 김경숙 , 이우진 , 김순화
IPC分类号： H04B1/40
摘要： 본 발명은 이동통신 단말기에서 투명 엘씨디의 반사막을 제어할 수 있는 장치 및 방법을 제공한다. 이를 위한 본 발명은 사용자에 의해 반사막 삽입 요구가 입력되면 폴더의 열림/닫힘 상태를 검사하는 과정과, 상기 검사결과 폴더가 열림 상태이면 상기 메인 반사막 구동부로 구동 제어신호를 출력하여 상기 메인 반사막이 메인 엘씨디의 후면에 삽입되도록 제어하는 과정과, 상기 검사결과 폴더가 닫힘 상태이면 상기 보조 반사막 구동부로 구동 제어신호를 출력하여 상기 보조 반사막이 보조 엘씨디의 후면에 삽입되도록 제어하는 과정과, 상기 사용자에 의해 반사막 제거 요구가 입력되면 반사막을 제거하는 과정으로 이루어짐을 특징으로 한다.

이동통신 단말기, 투명 엘씨디, 반사막.

88. 发明授权

KR100660892B1 더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을위해 확장된 유효 어드레스 윈도우로 유효 커맨드를샘플링하는 회로 및 방법 有权
标题翻译： 더블펌프드게드레스스킴의메모리장치에서고속동작을위해확장된유효어드레스윈도우로유효커맨드를하는회로및방
公开(公告)号：KR100660892B1
公开(公告)日：2006-12-26
申请号：KR1020050111418
申请日：2005-11-21
申请人： 삼성전자주식회사
发明人： 김현진 , 장성진 , 임정돈 , 박광일 , 송호영 , 이우진
IPC分类号： G11C8/00 , G11C7/00
摘要： A circuit and a method for sampling a valid command by using an extended valid address window for high speed operation in a double pumped address scheme memory device are provided to easily assure the margin between with a decoded internal command signal to latch extended first and second internal address signals, by enabling the valid window of the extended first and second internal address signals to assure at least two periods of the valid window. A valid command signal generation part receives command signals in response to a clock signal and then generates a valid command signal. An address buffer sequentially receives first and second address signals in response to the clock signal and generates first and second internal address signals from the first and second address signals, and generates extended first and second internal address signals in response to the valid command signal. A command buffer generates internal command signals from command signals in response to the clock signal, and generates an internal clock signal by delaying the clock signal. An address latch circuit generates a decoded internal command signal by decoding the internal command signals in response to the internal clock signal, and latches and decodes the extended first and second internal address signals in response to the decoded internal command signal.
摘要翻译：提供了一种通过使用用于双泵地址方案存储器装置中的高速操作的扩展有效地址窗口对有效命令进行采样的电路和方法，以容易地确保解码的内部命令信号与锁定扩展的第一和第二内部通过启用扩展的第一和第二内部地址信号的有效窗口来确保有效窗口的至少两个周期。有效的命令信号产生部分响应于时钟信号接收命令信号，然后产生有效的命令信号。地址缓冲器响应于时钟信号顺序地接收第一和第二地址信号，并且从第一和第二地址信号产生第一和第二内部地址信号，并响应于有效的命令信号产生扩展的第一和第二内部地址信号。命令缓冲器响应于时钟信号从命令信号生成内部命令信号，并且通过延迟时钟信号来生成内部时钟信号。地址锁存电路通过响应于内部时钟信号对内部命令信号进行解码来生成解码的内部命令信号，并且响应于解码的内部命令信号来锁存和解码扩展的第一和第二内部地址信号。

89. 发明公开

KR1020060117170A 프리 엠파시스 신호 발생기를 구비하는 반도체 메모리 장치 有权
标题翻译：具有预信号信号发生器的半导体存储器件
公开(公告)号：KR1020060117170A
公开(公告)日：2006-11-16
申请号：KR1020060002380
申请日：2006-01-09
申请人： 삼성전자주식회사
发明人： 김현진 , 박광일 , 이우진
IPC分类号： G11C11/4096 , G11C11/4093
CPC分类号： G06F13/4072 , H04L25/0278 , H04L25/028 , G11C11/4096 , G11C11/4076 , G11C11/4093
摘要： A semiconductor memory device comprising a pre-emphasis signal generator is provided to assure timing margin by efficiently removing noise due to the generation of reflection. A main output driver(10) outputs a data signal through an output stage. A subsidiary output driver(20) is connected to the output stage, and performs a pre-emphasis operation. A pre-emphasis signal generator(30) outputs at least one pre-emphasis signal to the subsidiary output driver in order to drive the subsidiary output driver. In the pre-emphasis signal generator, a first auto-pulse generator(31) generates a first auto-pulse in response to the transition of a first control signal. A first delay circuit(32) receives the first auto-pulse, and outputs a first pre-emphasis signal by delaying the first auto-pulse. A delay control part(35) controls the delay rate of the first delay circuit by applying a delay control signal to the first delay circuit.
摘要翻译：提供包括预加重信号发生器的半导体存储器件，以通过有效地消除由于反射的产生而产生的噪声来确保定时裕度。主输出驱动器（10）通过输出级输出数据信号。辅助输出驱动器（20）连接到输出级，并执行预加重操作。预加重信号发生器（30）将至少一个预加重信号输出到辅助输出驱动器，以便驱动辅助输出驱动器。在预加重信号发生器中，第一自动脉冲发生器（31）响应于第一控制信号的转变而产生第一自动脉冲。第一延迟电路（32）接收第一自动脉冲，并通过延迟第一自动脉冲输出第一预加重信号。延迟控制部分（35）通过对第一延迟电路施加延迟控制信号来控制第一延迟电路的延迟率。

90. 发明授权

KR100575006B1 ＯＣＤ 회로와 ＯＤＴ 회로를 제어할 수 있는 반도체 장치및 제어 방법 有权
标题翻译：能够控制OCD电路和ODT电路的半导体器件和控制方法
公开(公告)号：KR100575006B1
公开(公告)日：2006-04-28
申请号：KR1020050030432
申请日：2005-04-12
申请人： 삼성전자주식회사
发明人： 이우진 , 박광일 , 김현진 , 장성진
IPC分类号： G11C7/00 , G11C7/10
摘要： 온 다이 터미네이션(on die termination: ODT) 회로와 오프 칩 드라이버(off chip driver: OCD) 회로를 제어할 수 있는 반도체 장치 및 제어 방법이 개시된다. 본 발명의 실시예에 따른 반도체 장치는 제어코드 발생부, 가산부, 및 ODT 회로를 구비한다. 제어코드 발생부는 제어신호에 응답하여 제어코드를 발생한다. 가산부는 상기 제어코드를 조정하기 위한 조정코드를 상기 제어코드에 가산하여 조정된 제어코드를 발생한다. ODT 회로는 상기 조정된 제어코드에 응답하여 임피던스가 제어된다. 본 발명의 실시예에 따른 반도체 장치는 외부 모드 레지스터 셋 신호에 응답하여 발생되는 조정코드를 제어코드에 가산 또는 감산함으로써 제어코드를 더욱 미세하게 조정할 수 있으며, 이에 따라 OCD 회로 또는 ODT 회로의 임피던스를 더욱 미세하게 제어할 수 있는 장점이 있다.
OCD 회로, ODT 회로, 캘리브레이션 루프, 패드
摘要翻译：公开了一种能够控制裸片终止（ODT）电路和片外驱动器（OCD）电路的半导体器件和控制方法。根据本发明实施例的半导体器件包括控制码产生单元，加法单元和ODT电路。控制码发生器响应于控制信号产生控制码。加法器添加一个调整代码，用于将控制代码调整到控制代码以生成调整后的控制代码。 ODT电路根据调整后的控制代码进行阻抗控制。根据本发明的一个实施方式的半导体装置可以通过添加或减去调整代码响应于外部模式下产生寄存器设置信号到所述控制代码，所述OCD电路或ODT电路的阻抗相应地调整更精细地控制码有一个优点，它可以很好地控制。

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