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51. 发明申请

WO2015121921A1 半導体装置、及び半導体装置の製造方法审中-公开
标题翻译：半导体器件和半导体器件制造方法
公开(公告)号：WO2015121921A1
公开(公告)日：2015-08-20
申请号：PCT/JP2014/053170
申请日：2014-02-12
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 中村広記
发明人：舛岡　富士雄 , 中村　広記
IPC分类号： H01L21/8246 , H01L27/105
CPC分类号： H01L27/228 , H01L21/31051 , H01L23/528 , H01L29/66545 , H01L29/66666 , H01L29/7827 , H01L43/08 , H01L43/12
摘要：　セル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供する。　半導体装置は、第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲート配線と、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子と、を有する第１のメモリセルと、前記第１のメモリセルが一行に４個以上配置されるのであって、前記第１の柱状半導体層の下部を相互に接続する第１のソース線と、前記第１のゲート配線に直交する方向に延在する前記第１の磁気トンネル接合記憶素子の上部に接続された第１のビット線と、前記第１のソース線に直交する方向に延在する第２のソース線を有する。
摘要翻译：提供：使得能够减少电池的表面积并具有磁性隧道结存储元件的存储器结构; 及其制造方法。该半导体装置设置有：第一存储单元，其包括第一柱状半导体层，围绕第一柱状半导体层周围形成的第一栅极绝缘膜，围绕第一栅极绝缘膜形成的第一栅极布线，以及第一磁性形成在第一柱状半导体层上的隧道结存储元件; 第一源极线，其中第一存储单元布置成一行中的四个或更多个，互连第一柱状半导体层的底部; 第一位线，其在垂直于第一栅极线的方向上延伸并且连接到第一磁性隧道结存储元件的顶部; 以及沿垂直于第一源极线的方向延伸的第二源极线。

52. 发明申请

WO2015097800A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2015097800A1
公开(公告)日：2015-07-02
申请号：PCT/JP2013/084793
申请日：2013-12-26
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 浅野正通
发明人：舛岡　富士雄 , 浅野　正通
IPC分类号： H01L27/10 , H01L21/336 , H01L21/8238 , H01L27/092 , H01L29/78
CPC分类号： H01L27/11253 , H01L21/84 , H01L27/1203 , H01L29/78642
摘要：縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、列選択ゲートデコーダを構成する半導体装置を小さい面積で提供する。複数のビット線と共通データ線を選択的に接続するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタにより構成される列選択ゲートデコーダにおいて、前記ＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積の半導体装置を提供する。
摘要翻译：本发明使用作为垂直晶体管的周围栅晶体管（SGT），并且提供具有小面积并构成列选择栅极解码器的半导体器件。在包括选择性地连接多个位线和公共数据线的NMOS和PMOS晶体管的列选择栅极解码器中：MOS晶体管形成在形成在衬底上的平坦硅层上; 排水口，闸门和水源垂直排列; 栅极具有围绕硅柱的结构; 平坦硅层包括具有第一导电类型的第一激活区域和具有第二导电类型的第二激活区域; 并且所述区域通过形成在平坦硅层的表面上的硅层彼此连接; 从而提供具有小面积的半导体器件。

53. 发明申请

WO2015071966A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2015071966A1
公开(公告)日：2015-05-21
申请号：PCT/JP2013/080599
申请日：2013-11-12
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 浅野正通
发明人：舛岡　富士雄 , 浅野　正通
IPC分类号： H01L27/10
CPC分类号： H01L27/1104 , G11C11/412 , H01L21/823885 , H01L21/84 , H01L27/092 , H01L27/1203 , H01L29/78642
摘要：　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、メモリ選択用のデコーダ回路を構成する半導体装置を小さい面積で提供する。　ｍ行ｎ列に配置された複数のＭＯＳトランジスタを用いて構成されたデコーダ回路において、前記デコーダ回路を構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のデコーダ回路を構成する半導体装置を提供する。
摘要翻译：
与垂直晶体管环绕栅极晶体管（SGT），提供构成用于存储器选择的解码器电路的半导体器件的一个小区域。在译码器电路通过使用多个布置成m行和n列的MOS晶体管的配置，构成解码器电路中的MOS晶体管在形成于衬底上，漏极，栅极的平面状硅层上和源极配置在垂直方向上，与栅极包围硅柱，其特征在于，具有第一有源区和具有第一导电类型的第二导电类型的平面状硅层和第二由活性区域的，它们提供了在构成解码器电路区域由通过形成在平面状硅层表面上的硅层连接在一起较小的半导体器件。

54. 发明申请

WO2015068226A1 ＳＧＴを有する半導体装置と、その製造方法审中-公开
标题翻译：具有SGT的半导体器件和制造半导体器件的方法
公开(公告)号：WO2015068226A1
公开(公告)日：2015-05-14
申请号：PCT/JP2013/080009
申请日：2013-11-06
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 原田望
发明人：舛岡　富士雄 , 原田　望
IPC分类号： H01L21/8238 , H01L21/336 , H01L27/092 , H01L29/78
CPC分类号： H01L21/324 , H01L21/2251 , H01L21/2257 , H01L21/28531 , H01L21/31111 , H01L21/31144 , H01L21/8221 , H01L21/823807 , H01L21/823814 , H01L21/823828 , H01L21/823871 , H01L21/823885 , H01L23/5226 , H01L23/53271 , H01L27/0688 , H01L27/092 , H01L27/11582 , H01L29/0847 , H01L29/41741 , H01L29/42392 , H01L29/66666 , H01L29/78618 , H01L29/78642 , H01L29/78696 , H01L29/788 , H01L29/792
摘要：　半導体装置の製造方法は、半導体基板（１）上に位置する半導体柱（６）にＳＧＴを形成し、半導体柱（６）の中央部に存在する不純物領域（２ａ、３ｂ）又はゲート導体層（１０ｄ）の側面に接するように配線半導体層（１５、２２）を形成する。配線半導体層（１５、２２）の側面に形成された第１の合金層（１９ａ、２３ａ）が、不純物領域（２ｂ、３ｂ）及びゲート導体層（１０ｄ）と直接的に繋がり、配線半導体層（１５、２２）の上面及び側面に形成された第２の合金層（１９ｂ、２３ｂ）の上面上に形成されたコンタクトホール（２８ｃ、２８ａ）を介して出力配線金属層（Ｖｏｕｔ）に接続されている。
摘要翻译：在该半导体装置的制造方法中，在位于半导体基板（1）的顶部的半导体柱（6）上形成SGT，形成布线半导体层（15,22）存在于半导体柱（6）中间的栅极导体层（10d）或杂质区（2b，3b）。形成在布线半导体层（15,22）的侧面上的第一合金层（19a，23a）直接与杂质区域（2b，3b）和栅极导体层（10d）连接，并与输出布线金属通过形成在布线半导体层（15,22）的顶表面和侧表面上的第二合金层（19b，23b）的顶表面中的接触孔（28c，28a）形成层（Vout）。

55. 发明申请

WO2015063840A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2015063840A1
公开(公告)日：2015-05-07
申请号：PCT/JP2013/079159
申请日：2013-10-28
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 中村広記 , 原田望 , リ, イ-ソ , ツェン, ツィシャン , チャン,ウィンウェイ , ウィン,ケイティ , ワン, キンペン
发明人：舛岡　富士雄 , 中村　広記 , 原田　望 , リ，　イ－ソ , ツェン，　ツィシャン , チャン，ウィン　ウェイ , ウィン，ケイ　ティ , ワン，　キンペン
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/28088 , H01L29/4966
摘要：　有機ガスを用いた原子層堆積を用いて、シリコンのミッドギャップである４．６ｅＶ近傍の実効仕事関数を有する半導体装置を提供することを課題とする。半導体装置は、シリコン基板（１０１）上に形成されたゲート酸化膜（１０２）と、ゲート酸化膜（１０２）上に形成されたゲート電極と、を備える。ゲート電極は、炭素を含有する窒化チタン膜（１０３）を含む。シリコン基板（１０１）、ゲート酸化膜（１０２）、及び炭素を含有する窒化チタン膜（１０３）を含むゲート電極を有する半導体装置は、シリコン基板（１０１）、ゲート酸化膜（１０２）、及び炭素を含有する窒化チタン膜（１０３）が、水素を含む雰囲気中にて３５０℃以上で熱処理されたことにより、上記課題を解決する。
摘要翻译：本发明解决了使用有机气体使用原子层沉积来提供半导体器件的问题，所述半导体器件具有接近4.6eV的有效功函数，硅的中间隙。该半导体器件设置有形成在硅衬底（101）的顶部上的栅极氧化膜（102）和形成在所述栅极氧化膜（102）的顶部上的栅电极。栅电极含有含碳氮化钛膜（103）。具有硅衬底（101），栅极氧化膜（102）和含有碳的氮化钛膜（103）的栅电极的半导体器件解决了上述问题，这是因为硅衬底 101），栅极氧化膜（102）和含碳氮化钛膜（103）在含氢气氛中在至少350℃的温度下进行热处理。

56. 发明申请

WO2015059819A1 不揮発性半導体記憶装置审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：WO2015059819A1
公开(公告)日：2015-04-30
申请号：PCT/JP2013/078975
申请日：2013-10-25
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 浅野正通
发明人：舛岡　富士雄 , 浅野　正通
IPC分类号： H01L27/105 , H01L21/8246 , H01L27/112 , H01L45/00 , H01L49/00
CPC分类号： H01L27/2463 , H01L27/228 , H01L27/2454 , H01L45/08
摘要：　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて，１トランジスタ／セル型のメモリを構成する不揮発性半導体記憶装置を小さい面積で提供する。　ビット線（BL0－BLn）と選択用ＭＯＳトランジスタのドレイン（107M）を，抵抗手段を介して接続することにより，データの記憶を行うメモリにおいて，前記ＭＯＳトランジスタは，基板上に形成された平面状シリコン層上に形成され，ドレイン，ゲート（106M），ソース（102Mn）が垂直方向に配置され，ゲートがシリコン柱（104Mp）を取り囲む構造を有し，前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり，それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積の不揮発性半導体記憶装置を提供する。
摘要翻译：提供一种使用周边栅极晶体管（SGT）即垂直晶体管构成一个晶体管/单元型存储器的小面积非易失性半导体存储器件。公开了通过电阻装置将MOS晶体管的每个位线（BL0-BLn）和每个漏极（107M）彼此连接以存储数据的存储器，用于选择。每个MOS晶体管形成在形成在基板上的平面硅层上，漏极，栅极（106M）和源极（102Mn）沿垂直方向设置，栅极具有围绕硅柱（ 104Mp），所述平面状硅层由第一导电型第一激活区域和第二导电型第二激活区域构成，所述区域通过形成在所述平面状硅层表面上的硅层彼此连接，从而提供小面积非易失性半导体存储装置。

57. 发明申请

WO2015049772A1 記憶装置、及び、記憶装置の製造方法审中-公开
标题翻译：存储装置和制造存储装置的方法
公开(公告)号：WO2015049772A1
公开(公告)日：2015-04-09
申请号：PCT/JP2013/077001
申请日：2013-10-03
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 中村広記
发明人：舛岡　富士雄 , 中村　広記
IPC分类号： H01L27/105 , H01L21/336 , H01L21/8234 , H01L27/06 , H01L27/088 , H01L29/78 , H01L45/00
CPC分类号： H01L27/2454 , H01L27/101 , H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/144 , H01L45/16
摘要：　記憶装置は、柱状絶縁体層（１８０、１８１、１８２、１８３）の上部周囲に形成された、抵抗が変化する膜（１８９、１９０、１９１、１９２）と、柱状絶縁体層（１８０、１８１、１８２、１８３）の下部周囲に形成された、抵抗が変化する膜（１８９、１９０、１９１、１９２）と接続される下部電極（１８４、１８５、１８６、１８７）と、を有する。
摘要翻译：该存储装置具有围绕柱状绝缘体层（180,181,182,183）的顶部部分形成并且电阻和底部电极（184,185,186,187）改变的膜（189,190,191,192），其中形成在所述柱状绝缘体层（180,181,182,183）的底部周围，并连接到电阻变化的膜（189,190,191,192）。

58. 发明申请

WO2015033381A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2015033381A1
公开(公告)日：2015-03-12
申请号：PCT/JP2013/073628
申请日：2013-09-03
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 浅野正通
发明人：舛岡　富士雄 , 浅野　正通
IPC分类号： H01L21/8238 , H01L21/336 , H01L27/092 , H01L29/78
CPC分类号： H01L27/092 , H01L21/823885 , H01L23/5283 , H01L27/0928 , H01L27/11807 , H01L27/1203 , H01L29/0649 , H01L29/0847 , H01L29/42392 , H01L29/66666 , H01L29/7827 , H01L29/7841 , H01L29/78642 , H01L2027/11866 , H01L2027/11881
摘要：　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、ＣＭＯＳＮＡＮＤ回路を構成する半導体装置を小さい面積で提供することが課題である。　ｍ行ｎ列に配置された複数のＭＯＳトランジスタを用いて構成されたＮＡＮＤ回路において、前記ＮＡＮＤ回路を構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のＮＡＮＤ回路を構成する半導体装置を提供する。
摘要翻译：本发明解决了使用垂直晶体管即周围栅极晶体管（SGT）的问题，以提供构成CMOS NAND电路的一部分并具有小表面积的半导体器件。在包括以m行和n列排列的多个MOS晶体管的所述NAND电路中，每个所述MOS晶体管形成在形成于衬底顶部的平坦硅层上，其中漏极，栅极和源极栅极被构造为围绕硅柱，平坦硅层包括具有第一导电类型的第一激活区域和具有第二导电类型的第二激活区域，并且所述区域彼此连接通过形成在平坦硅层表面的硅层，从而提供构成NAND电路的一部分并具有减小的表面积的半导体器件。

59. 发明申请

WO2015019470A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2015019470A1
公开(公告)日：2015-02-12
申请号：PCT/JP2013/071527
申请日：2013-08-08
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 浅野正通
发明人：舛岡　富士雄 , 浅野　正通
IPC分类号： H01L21/8238 , H01L21/336 , H01L27/092 , H01L29/78
CPC分类号： H01L27/11807 , H01L21/823885 , H01L27/092 , H01L27/1203 , H01L29/42392 , H01L29/7827 , H01L29/78642 , H01L2027/11816
摘要：　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、ＣＭＯＳ３入力ＮＯＲ回路を構成する半導体装置を小さい面積で提供する。　１列に配置された６個のＭＯＳトランジスタを用いて構成された３入力ＮＯＲ回路において、前記ＮＯＲ回路を構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のＮＯＲ回路を構成する半導体装置を提供する。
摘要翻译：本发明使用作为垂直晶体管的环绕栅晶体管（SGT）来提供使用较少面积来构成CMOS 3输入NOR电路的半导体器件。半导体器件使用布置在1行中的6个MOS晶体管构成3输入NOR电路，其中构成NOR电路的MOS晶体管形成在形成在衬底上的平面硅层上，每个MOS晶体管具有其中漏极，栅极并且其源极沿垂直方向排列，并且栅极围绕硅柱，所述平面硅层包括具有第一导电类型的第一有源区和具有第二导电类型的第二有源区，并且有源区彼此连接通过形成在平坦硅层的表面上的硅层，从而允许NOR电路使用较少的面积。

60. 发明申请

WO2015019469A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2015019469A1
公开(公告)日：2015-02-12
申请号：PCT/JP2013/071526
申请日：2013-08-08
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 浅野正通
发明人：舛岡　富士雄 , 浅野　正通
IPC分类号： H01L21/8238 , H01L21/336 , H01L27/092 , H01L29/78
CPC分类号： H01L27/11807 , H01L21/823885 , H01L27/092 , H01L27/1203 , H01L29/42392 , H01L29/7827 , H01L29/78642 , H01L2027/11816
摘要：　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、ＣＭＯＳ３入力ＮＡＮＤ回路を構成する半導体装置を小さい面積で提供する。　１列に配置された６個のＭＯＳトランジスタを用いて構成された３入力ＮＡＮＤ回路において、前記ＮＡＮＤ回路を構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のＮＡＮＤ回路を構成する半導体装置を提供する。
摘要翻译：本发明使用作为垂直晶体管的周边栅极晶体管（SGT）来提供使用较少面积来构成CMOS 3输入NAND电路的半导体器件。半导体器件使用布置在1行中的6个MOS晶体管构成3输入NAND电路，其中构成NAND电路的MOS晶体管形成在形成在衬底上的平面硅层上，每个MOS晶体管具有其中漏极，栅极并且其源极沿垂直方向排列，并且栅极围绕硅柱，所述平面硅层包括具有第一导电类型的第一有源区和具有第二导电类型的第二有源区，并且有源区彼此连接通过形成在平坦硅层的表面上的硅层，从而允许NAND电路使用较少的面积。

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