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41. 发明公开

KR1020120034214A 커넥터 및 해당 커넥터를 가지는 반도체 검사 장치 有权
标题翻译：具有连接器和相应连接器的半导体检查设备
公开(公告)号：KR1020120034214A
公开(公告)日：2012-04-10
申请号：KR1020127002316
申请日：2010-06-30
申请人： 몰렉스 재팬 합동회사 , 가부시키가이샤 어드밴티스트
发明人： 오니야마쿄코 , 미즈무라아키노리 , 사키야마신 , 하마히로유키 , 타카스히로미츠
IPC分类号： H01R13/11 , H01R33/76
CPC分类号： H01R13/20 , G01R1/0416 , H01R24/60 , H01R31/06 , H01R2107/00 , H01R2201/20
摘要： 커넥터는 제1 단자를 포함한다. 제1 단자는 가동부를 포함하고, 가동부는 선단측에 케이블 어셈블리의 경로 C상에 위치하는 접촉부를 가진다. 또한, 제1 단자는 가동부 및 기부측에 위치하며 이동이 제한되는 고정부를 포함한다. 가동부는 고정부를 고정점으로 삽입 구멍의 측면을 향하여 기울어지도록 탄성 변형될 수 있다. 또한, 가동부는 접촉부 및 고정부 사이에 삽입 구멍의 측면으로부터 떨어지도록 위치하는 접합부를 포함한다. 접합부는 가동부가 삽입 구멍의 측면을 향하여 기울어지는 과정에서 삽입 구멍의 측면을 타격하도록 제공된다.
摘要翻译：连接器包括第一端子。第一端子包括可移动部分，并且可移动部分具有位于电缆组件的末端侧的路径C上的接触部分。另外，第一端子包括位于基座侧并限制运动的可动部分和固定部分。可动部分可以弹性变形，使得固定部分随着固定点向插入孔侧倾斜。此外，可移动部分包括位于接触部分和固定部分之间以便与插入孔的侧表面分离的接合部分。抵接部被设置成在使可动部向插入孔侧倾斜的过程中对插入孔的侧面进行冲击。

42. 发明授权

KR101120711B1 클럭 데이터 리커버리 회로, 방법 및 이를 이용한 시험장치 失效
标题翻译：时钟数据恢复电路，使用其的方法和测试设备
公开(公告)号：KR101120711B1
公开(公告)日：2012-03-26
申请号：KR1020097021398
申请日：2008-03-18
申请人： 가부시키가이샤 어드밴티스트
发明人： 와타나베,다이스케 , 오카야스,토시유키
IPC分类号： H03L7/081 , G01R29/02 , G01R31/28 , H04L25/02
CPC分类号： H04L7/033 , G01R31/31727 , G01R31/31937 , H03L7/0812 , H04L7/0037
摘要： 변화점 검출 회로(16)는, 입력 데이터인 시리얼 데이터(S1)로부터 클럭 신호(S3)를 추출한다. 가변 지연 회로(40)는, 소정의 주파수를 가지는 기준 신호(S4)에 지연 제어 신호(S8a)에 따른 지연을 부여하고, 기준 신호(S4)의 위상을, 초기 지연을 기준으로 하여 시프트시킨다. 입력 래치 회로(14)는, 가변 지연 회로(40)의 출력 신호를 스트로브 신호(S5)로 하여 내부 시리얼 데이터(S2)를 래치한다. 위상 비교기(22)는, 클럭 신호(S3)와 스트로브 신호(S5)의 주파수를 일치시켜, 두 신호의 위상차에 상응한 위상차 데이터(S9)를 생성한다. 루프 필터(30)는, 위상 비교기(22)에 의하여 생성된 위상차 데이터(S9)를 적분하여, 지연 제어 신호(S8a)로서 출력한다. 위상 시프트량 취득부(50)는, 가변 지연 회로(40)가 기준 신호에 부여한 초기 지연을 기준으로 하는 위상의 시프트량을, 지연 제어 신호(S8a)에 근거하여 취득한다.
클럭 데이터 리커버리 회로

43. 发明公开

KR1020110114623A 수신 장치, 시험 장치, 수신 방법 및 시험 방법 有权
标题翻译：接收装置，测试装置，接收方法和测试方法
公开(公告)号：KR1020110114623A
公开(公告)日：2011-10-19
申请号：KR1020117018385
申请日：2009-05-11
申请人： 가부시키가이샤 어드밴티스트
发明人： 와시즈,노부에이
IPC分类号： H04L7/02 , G01R31/28 , G11C29/00
CPC分类号： H04L7/033 , G01R31/31727 , G11C29/56 , G11C29/56012 , H03L7/07 , H03L7/0805 , H03L7/0807 , H03L7/091 , H03L7/104 , H04L7/0008
摘要： 데이터 신호 및 상기 데이터 신호를 취입하는 기준 타이밍을 나타내는 클록 신호를 수신하는 수신 장치에 있어서, 클록 신호의 제1 재생 클록을 생성하는 제1 재생 클록 생성부와, 제1 재생 클록의 펄스에 따라, 서로 위상이 다른 제1 복수의 스트로브를 발생하는 제1 멀티 스트로브 발생부와, 제1 복수의 스트로브의 각각의 타이밍에서의 클록 신호의 값에 기초하여, 제1 복수의 스트로브에 대한 클록 신호의 엣지 위치를 검출하는 제1 검출부와, 클록 신호의 엣지 위치에 따라 제1 재생 클록의 위상을 조정하는 제1 조정부와, 제1 조정부에 의한 제1 재생 클록의 위상 조정량에 따라 데이터 신호를 취입하는 타이밍을 조정하는 제2 조정부를 포함하는 수신 장치를 제공한다.

44. 发明公开

KR1020110112832A 시험 장치 및 시험 방법 失效
标题翻译：测试设备和测试方法
公开(公告)号：KR1020110112832A
公开(公告)日：2011-10-13
申请号：KR1020117018164
申请日：2010-02-09
申请人： 가부시키가이샤 어드밴티스트
发明人： 바바,타다히코 , 쿠로사키,히로시
IPC分类号： G01R31/28 , G01R31/319 , G01R29/02
CPC分类号： G01R31/31937 , G01R31/31922
摘要： 미리 정해진 시간 간격으로 배치된 복수의 스트로브를 포함하는 멀티 스트로브를, 미리 정해진 시험 주기마다 발생하는 멀티 스트로브 발생부와, 피시험 디바이스가 출력하는 응답 신호의 논리값을, 각각의 스트로브에 따라 검출하는 데이터 검출부와, 데이터 검출부가 출력하는 논리값의 각 변화점에 기초하여, 응답 신호의 논리값이 미리 정해진 기대값과 일치하는 기간을 나타내는 데이터 폭을 검출하는 데이터 폭 검출부를 포함하여, 멀티 스트로브로 검출한 모든 변화점의 정보에 기초하여, 데이터 폭을 검출하는 시험 장치를 제공한다.

45. 发明公开

KR1020110111522A 제조 장치, 제조 방법 및 패키지 디바이스 失效
标题翻译：制造设备，制造方法和包装设备
公开(公告)号：KR1020110111522A
公开(公告)日：2011-10-11
申请号：KR1020117020330
申请日：2010-01-15
申请人： 가부시키가이샤 어드밴티스트
发明人： 코모토,요시오
IPC分类号： G01R31/26 , H01L21/66
CPC分类号： G01R31/01 , G01R31/2886 , H01L22/20 , H01L2924/0002 , H01L2924/014 , Y10T29/4913 , Y10T29/49149 , Y10T29/53039 , Y10T29/53061 , Y10T29/5317 , Y10T29/53174 , Y10T29/53178 , H01L2924/00
摘要： 웨이퍼의 시험을 없앨 수 있다. 디바이스가 가지는 디바이스 단자의 위치를 검출하는 검출부와 기판에서의 디바이스 단자에 따른 위치에, 디바이스 단자에 접속하는 기판 측 단자를 생성하는 생성부와, 디바이스를 기판에 실장하여 디바이스 단자와 기판 측 단자를 접속시키는 실장부를 포함하고, 검출부는, 디바이스를 촬상하여 촬상 화상으로부터 디바이스 단자의 위치를 검출하고, 생성부는, 기판에서의 디바이스 단자에 따른 위치에, 기판 측 단자의 패턴을 프린트하는 제조 장치를 제공한다.

46. 发明公开

KR1020110102417A 타이밍 발생기, 시험 장치 및 테스트 레이트의 제어 방법 失效
标题翻译：时序发生器，测试装置和测试速率控制方法
公开(公告)号：KR1020110102417A
公开(公告)日：2011-09-16
申请号：KR1020117015600
申请日：2009-10-29
申请人： 가부시키가이샤 어드밴티스트
发明人： 와타나베,다이스케 , 오카야스,토시유키
IPC分类号： H03K3/02 , G01R31/28 , H03K5/13
CPC分类号： G01R31/31725 , G01R31/3016
摘要： 지연 설정 데이터 생성부(10)는 레이트 데이터(D
RATE )에 근거하여 지연 설정 데이터(D
DS )를 생성한다. 가변 지연 회로(30)는, 테스트 패턴 데이터(D
PAT )를, 소정의 단위 지연량(τu)을 기준으로 하여, 지연 설정 데이터(D
DS )에 대응한 지연 시간(τ) 지연시킨다. 제 1 레이트 데이터(D
RATE1 )는 테스트 패턴 데이터의 주기(τ)를 단위 지연량(τu)의 정밀도로 지정한다. 제 2 레이트 데이터(D
RATE2 )는 테스트 패턴 데이터의 주기를 단위 지연량(τu)보다 높은 정밀도로 지정한다. 지연 설정 데이터 생성부(10)는, 제 1 레이트 데이터(D
RATE1 )에 대응한 제 1 값(X1)과 제 2 값(X2)을, 제 2 레이트 데이터(D
RATE2 )에 대응한 비율로 시분할적으로 출력한다.

47. 发明公开

KR1020110095913A 시험 장치 및 시험 방법 无效
公开(公告)号：KR1020110095913A
公开(公告)日：2011-08-25
申请号：KR1020117014488
申请日：2009-01-28
申请人： 가부시키가이샤 어드밴티스트
发明人： 와타나베,케이스케
IPC分类号： G01R31/28 , G01R35/00
CPC分类号： G01R31/31922
摘要： 시험 신호를 출력하는 신호 출력부와, 피시험 디바이스가 출력하는 디바이스 신호를 취득하는 신호 취득부와, 신호 출력부 및 신호 취득부와 피시험 디바이스의 사이를 접속하는 전송로에 의해 생기는 지연에 따라 신호 출력부가 시험 신호를 출력하는 신호 출력 타이밍을 조정하는 조정부를 포함하고, 조정부는, 신호 출력부로부터 출력시킨 조정용의 시험 신호의 상승 에지가 전송로의 피시험 디바이스 측의 단부에서 반사되어 생기는 반사 신호의 상승 에지를 신호 취득부가 취득한 타이밍에 기초하여, 시험 신호의 상승 에지에서의 신호 출력 타이밍을 조정하는 상승 에지 조정부와, 신호 출력부로부터 출력시킨 조정용의 시험 신호의 하강 에지가 전송로의 피시험 디바이스 측의 단부에서 반사되어 생기는 반사 신호의 하강 에지를 신호 취득부가 � �득한 타이밍에 기초하여, 시험 신호의 하강 에지에서의 신호 출력 타이밍을 조정하는 하강 에지 조정부를 포함하는 시험 장치를 제공한다.

48. 发明授权

KR101044707B1 신호 측정 장치 및 시험 장치 失效
标题翻译：信号测量装置和测试装置
公开(公告)号：KR101044707B1
公开(公告)日：2011-06-28
申请号：KR1020097018331
申请日：2008-03-04
申请人： 가부시키가이샤 어드밴티스트
发明人： 바바,타다히코 , 오하시,마사토시
IPC分类号： G11C7/10 , G11C29/00 , G11C7/22 , G11C8/00
CPC分类号： G01R31/31937 , G01R31/31708 , G01R31/31922
摘要： 제1 입력 신호 및 제2 입력 신호를 측정하는 신호 측정 장치에 있어서, 측정 사이클의 각 사이클 내에 복수 배치된 스트로브 타이밍에 제1 입력 신호를 측정하는 제1 측정부와, 측정 사이클의 각 사이클 내에 복수 배치된 스트로브 타이밍에 제2 입력 신호를 측정하는 제2 측정부와, 제1 측정부 및 제2 측정부에서의 측정 결과에 기초하여 각 측정 사이클에서의 제1 입력 신호 및 제2 입력 신호의 위상차를 산출하는 위상차 산출부와, 위상차 산출부가 각 측정 사이클에서 산출한 위상차의 분포 정보를 생성하는 분포 생성부를 포함하는 신호 측정 장치를 제공한다.
시험 장치, 신호 측정 장치, 지터, 위상차

49. 发明公开

KR1020110056492A 클럭 변환 회로 및 이를 이용한 시험 장치 有权
标题翻译：时钟传输电路和使用它的测试仪
公开(公告)号：KR1020110056492A
公开(公告)日：2011-05-30
申请号：KR1020117004154
申请日：2008-07-25
申请人： 가부시키가이샤 어드밴티스트
发明人： 후지베,타수쿠 , 수다,마사카츠
IPC分类号： H04L7/027 , G01R31/26
CPC分类号： H04L7/0338
摘要： 제 2 래치(24)는, 제 1 래치(22)의 출력 데이터(Dm1)를, 제 1 클럭(CK1)과 동일한 주파수를 갖는 제 3 클럭(CK3)으로 래치한다. 제 3 래치(26)는, 제 2 래치(24)의 출력 데이터(Dm2)를, 제 1 클럭(CK1) 및 제 3 클럭(CK3)의 N배(N은 자연수) 주파수를 갖는 제 2 클럭(CK2)으로 래치한다. 제 2 클럭(CK2)과 제 3 클럭(CK3)은 분주/체배 관계에 있다.

50. 发明公开

KR1020110048549A 시험 장치 및 회로 모듈 有权
标题翻译：测试设备和电路模块
公开(公告)号：KR1020110048549A
公开(公告)日：2011-05-11
申请号：KR1020117005308
申请日：2009-10-15
申请人： 가부시키가이샤 어드밴티스트
发明人： 아타카,츠요시 , 코지마,쇼지
IPC分类号： G01R31/28
CPC分类号： G01R31/2874
摘要： 서로 마주 보게 배치된 제1 시험 기판 및 제2 시험 기판과, 제1 시험 기판에서 제2 시험 기판에 대향하는 면에 설치되어, 피시험 디바이스를 시험하는 제1 시험 회로와, 제2 시험 기판에서 제1 시험 기판에 대향하는 면에 설치되어, 피시험 디바이스를 시험하는 제2 시험 회로와, 제1 시험 기판 및 제2 시험 기판의 사이의 공간을 밀폐하는 것으로, 제1 시험 회로 및 제2 시험 회로를 공통의 공간에 밀폐하는 한편, 공통의 공간에 냉각재가 충전되는 밀폐부를 마련한다.
摘要翻译：第一测试电路，设置在第一测试基板的与第二测试基板相反的表面上，用于测试被测器件;以及第二测试电路，用于测试被测器件，第二测试电路设置在面向第一测试基板的表面上，用于测试被测器件以及第一测试基板和第二测试基板之间的空间被密封，电路密封在公共空间中，并且在共同空间中提供其中充满冷却剂的密封空间。

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