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    • 37. 发明授权
      US06100765A Digital clock recovery loop 有权
    • Digital clock recovery loop
    • 数字时钟恢复回路
    • US06100765A
    • 2000-08-08
    • US397484
    • 1999-09-16
    • George E. Pax , James E. O'Toole
    • George E. Pax , James E. O'Toole
    • H03L7/089 , H03L7/113 , H04B1/707 , H04L7/033 , H03L1/00 , H03L7/18 , H03L7/89
    • H03L7/0895 , H03L7/0896 , H03L7/113 , H04L7/033 , H04B1/707
    • A communications system including a clock recovery circuit that extracts a clock signal from incoming digital data, the clock recovery circuit comprising: a voltage controlled oscillator having a control node and an output producing an output wave having a frequency that varies in response to a voltage applied to the control node; charge pump and loop filter circuitry that controls the rate of change of the voltage on the control node of the voltage controlled oscillator; a start-up circuit that performs frequency detection and, in conjunction with the charge pump and loop filter circuitry, adjusts the voltage on the control node of the voltage controlled oscillator; and a state machine that performs phase detection and adjusts the voltage on the control node of the voltage controlled oscillator.
    • 一种包括从输入数字数据提取时钟信号的时钟恢复电路的通信系统，所述时钟恢复电路包括：压控振荡器，具有控制节点和产生具有响应于施加电压而变化的频率的输出波的输出 到控制节点; 电荷泵和环路滤波器电路，用于控制压控振荡器的控制节点上的电压变化率; 启动电路，执行频率检测，并结合电荷泵和环路滤波器电路调节压控振荡器的控制节点上的电压; 以及执行相位检测并调节压控振荡器的控制节点上的电压的状态机。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 38. 发明授权
      US5032892A Depletion mode chip decoupling capacitor 失效
    • Depletion mode chip decoupling capacitor
    • 耗尽模式芯片去耦电容
    • US5032892A
    • 1991-07-16
    • US453861
    • 1989-12-20
    • Wen-Foo Chern , Ward M. Parkinson , Thomas M. Trent , Kevin G. Duesman , James E. O'Toole
    • Wen-Foo Chern , Ward M. Parkinson , Thomas M. Trent , Kevin G. Duesman , James E. O'Toole
    • H01L27/02 , H01L27/08 , H05K1/02
    • H01L27/0805 , H01L27/0214 , H05K1/0231
    • An integrated cirucuit is provided with a depletion mode filter capacitor, which reduces voltage spiking, while at the same time avoiding latchup problems caused by the capacitor. The depletion mode capacitor has a barrier layer which is doped to an opposite conductivity type as the integrated circuit's substrate, achieved by doping to provide an opposite difference from four valence electrons as the substrate. The barrier is formed as a part of a CMOS process, in a manner which avoids additional process steps. The capacitor is formed with one node connected to ground or substrate, and the other node directly to a power bus. The capacitor is located on open space available on the whole siliocn chip (memory as well as logic chip), particularly directly underneath the metal power bus to achieve an on-chip power bus decoupling capacitor wth capacitance in excess of 0.001 .mu.F.
    • 一个集成的cirucuit配备有耗尽型滤波电容，可以减少电压尖峰，同时避免电容引起的闭锁问题。 耗尽型电容器具有阻挡层，其被掺杂成与集成电路的衬底相反的导电类型，通过掺杂实现，以提供与四价电子相反的差异作为衬底。 阻挡层以避免额外工艺步骤的方式形成为CMOS工艺的一部分。 电容器形成有一个节点连接到接地或基板，另一个节点直接连接到电源总线。 电容器位于整个硅芯片（存储器和逻辑芯片）上的开放空间上，特别是直接在金属电源总线下方，以实现片上电源总线去耦电容器超过0.001μF的电容。
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    • 39. 发明授权
      US4418403A Semiconductor memory cell margin test circuit 失效
    • Semiconductor memory cell margin test circuit
    • 半导体存储单元余量测试电路
    • US4418403A
    • 1983-11-29
    • US275057
    • 1981-02-02
    • James E. O'Toole , Robert J. Proebsting
    • James E. O'Toole , Robert J. Proebsting
    • G11C29/50 , G11C11/40
    • G11C29/50
    • A margin test circuit (10) is provided for a semiconductor memory circuit having a plurality of memory cells (16). Each of the memory cells (16) in one row of cells (16) are interconnected to a word line (14). The margin test circuit (10) further includes a row decoder/driver (12) which receives a variable voltage (V.sub.cc *) for changing the signal level stored within a memory cell (16) to thereby determine the marginal voltage level at which the memory cell (16) will maintain storage of a signal level. The variable voltage (V.sub.cc *) is the semiconductor memory circuit main supply source (V.sub.cc) in normal operation but can be forced to a different voltage during the margin test.
    • PCT No.PCT / US81 / 00136 Sec。 371日期1981年2月2日 102（e）1981年2月2日PCT提交1981年2月2日PCT公布。 公开号WO82 / 02792 日期为1982年8月19日。为具有多个存储单元（16）的半导体存储器电路提供裕度测试电路（10）。 一行单元（16）中的每个存储单元（16）互连到字线（14）。 边缘测试电路（10）还包括行解码器/驱动器（12），其接收用于改变存储在存储单元（16）内的信号电平的可变电压（Vcc *），从而确定存储器 单元（16）将保持信号电平的存储。 可变电压（Vcc *）是正常工作时的半导体存储器电路主电源（Vcc），但在裕度测试期间可以强制为不同的电压。
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    • 40. 发明授权
      US5648934A On-chip memory redundancy circuitry for programmable non-volatile memories, and methods for programming same 失效
    • On-chip memory redundancy circuitry for programmable non-volatile memories, and methods for programming same
    • 用于可编程非易失性存储器的片上存储器冗余电路，以及用于编程的方法
    • US5648934A
    • 1997-07-15
    • US596528
    • 1996-02-05
    • James E. O'Toole
    • James E. O'Toole
    • G11C16/02 , G11C16/06 , G11C29/00 , G11C29/04 , G11C29/44 , G11C29/52
    • G11C29/765 , G11C29/04 , G11C29/44 , G11C29/52 , G11C29/82
    • A programmable non-volatile memory device includes a memory array of addressable memory cells and multiple redundant memory cells for replacing defective memory cells in the memory array. To program the memory device, data is written to one or more of the addressable memory cells in the memory array. In the event that the data is not validly written into the address memory cells, repeated attempts are made to program the same memory cells. The memory device includes a counter for counting the number of times the same memory cells are accessed for programming purposes. When a predetermined number of such programming cycles is achieved, the address memory cells are determined to be defective. A redundancy address matching circuit is enabled at this point to replace the defective memory cells with redundant memory cells that can be validly programmed. The memory device subsequently routes the data to the redundant memory cells instead of the defective memory cells. A system including a programming machine and the programmable non-volatile memory device, and methods for programming such memory devices, are also disclosed.
    • 可编程非易失性存储器件包括可寻址存储器单元的存储器阵列和用于替换存储器阵列中的有缺陷的存储器单元的多个冗余存储器单元。 为了对存储器件进行编程，将数据写入存储器阵列中的一个或多个可寻址存储单元。 在数据未被有效地写入地址存储单元的情况下，重复尝试对相同的存储单元进行编程。 存储器件包括用于计数用于编程目的的相同存储器单元被访问次数的计数器。 当达到预定数量的这种编程周期时，确定地址存储单元是有缺陷的。 此时，冗余地址匹配电路被使能以用有效编程的冗余存储器单元替换有缺陷的存储单元。 存储器件随后将数据路由到冗余存储器单元而不是有缺陷的存储器单元。 还公开了一种包括编程机和可编程非易失性存储器件的系统，以及用于编程这种存储器件的方法。
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