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31. 发明专利

DE102014003671A1 PROZESSOREN, VERFAHREN UND SYSTEME ZUM ENTSPANNEN DER SYNCHRONISATION VON ZUGRIFFEN AUF EINEN GEMEINSAM GENUTZTEN SPEICHER 未知
公开(公告)号：DE102014003671A1
公开(公告)日：2014-09-18
申请号：DE102014003671
申请日：2014-03-14
申请人： INTEL CORP
发明人： DIXON MARTIN G , RASH WILLIAM C , SANTIAGO YAZMIN A
IPC分类号： G06F9/30
摘要： Ein Prozessor eines Aspekts beinhaltet mehrere logische Prozessoren. Ein erster der mehreren logischen Prozessoren dient dazu, Software auszuführen, die einen Speicherzugriffsynchronisations-Befehl beinhaltet, der die Zugriffe auf einen Speicher synchronisieren soll. Der Prozessor beinhaltet außerdem eine Logik zur Entspannung der Speicherzugriffsynchronisation, die dazu dient, den Speicherzugriffsynchronisations-Befehl daran zu hindern, Zugriffe auf den Speicher zu synchronisieren, wenn sich der Prozessor in einem entspannten Speicherzugriffsynchronisationsmodus befindet.

32. 发明专利

DE112006003132T5 未知
公开(公告)号：DE112006003132T5
公开(公告)日：2008-09-25
申请号：DE112006003132
申请日：2006-12-18
申请人： INTEL CORP
发明人： DIXON MARTIN G , KOUFATY DAVID A , RUST CAMRON B , GARTLER HERMANN W , BINNS FRANK
IPC分类号： G06F12/14
摘要： Apparatuses and methods for steering SMM code region accesses are disclosed. In one embodiment, an apparatus includes a status indicator, a base storage location, and an abort storage location. The status indicator is to indicate whether the apparatus is operating in SMM. The base storage location is to store a base address and the abort storage location is to store an abort address. The base address is to specify a first memory address region at which SMM code is to be accessed. The abort address is to specify a second memory address region to which accesses to the first memory address region are to be steered if the apparatus is not operating in SMM.

33. 发明专利

PL3627764T3 SPOSÓB I URZĄDZENIE DO PRZETWARZANIA BEZPIECZNEGO ALGORYTMU HASZUJĄCEGO SHA-2 未知
公开(公告)号：PL3627764T3
公开(公告)日：2022-01-03
申请号：PL19205541
申请日：2012-03-30
申请人： INTEL CORP
发明人： YAP KIRK S , WOLRICH GILBERT M , GUILFORD JAMES D , GOPAL VINODH , OZTURK ERDINC , GULLEY SEAN M , FEGHALI WAJDI K , DIXON MARTIN G
IPC分类号： H04L9/32 , G06F9/30 , G06F12/0875 , G06F12/0897 , G06F12/1027 , H04L9/06

34. 发明专利

DE102014003855A1 QOS-basiertes binäres Übersetzungs- und Anwendungsstreaming 未知
公开(公告)号：DE102014003855A1
公开(公告)日：2014-09-18
申请号：DE102014003855
申请日：2014-03-17
申请人： INTEL CORP
发明人： MUTHIAH BHARATH , RASH WILLIAM BILL , HINTON GLENN J , DIXON MARTIN G , HAHN SCOTT D , PAPWORTH DAVID B
IPC分类号： H04N21/2343
摘要： In einer Ausführungsform wird eine auf Quality-of-Service(QoS)-Kriterien basierende serverseitige Binärübersetzung und Ausführung von Anwendungen auf mehreren Servern unter Verwendung einer verteilten Übersetzung und Ausführung entweder in einer virtualisierten oder nativen Ausführungsumgebung durchgeführt. Die übersetzten Anwendungen werden ausgeführt, um Ausgabeanzeigedaten zu erzeugen, die Ausgabeanzeigedaten werden in ein Medienformat codiert, und der Videostrom wird über ein Netzwerk einer Client-Vorrichtung zugeführt. In einer Ausführungsform unterstützen ein oder mehrere Grafikprozessoren die Hauptprozessoren der Server durch Beschleunigung des Renderns der Anwendungsausgabe, und ein Medienencoder codiert die Anwendungsausgabe in ein Medienformat.

35. 发明专利

DE102014003667A1 KONVERTIEREN BEDINGTER KURZER VORWÄRTSABZWEIGUNGEN ZU RECHNERISCH ÄQUIVALENTEN PRÄDIZIERTEN INSTRUKTIONEN 未知
公开(公告)号：DE102014003667A1
公开(公告)日：2014-09-18
申请号：DE102014003667
申请日：2014-03-14
申请人： INTEL CORP
发明人： GROCHOWSKI EDWARD T , DIXON MARTIN G , SANTIAGO YAZMIN A , NAIK MISHALI
IPC分类号： G06F9/38
摘要： Ein Prozessor ist dafür geeignet, bedingte Abzweigungen zu verarbeiten. Der Prozessor umfasst eine Instruktionshol-Logik zum Holen eines bedingten kurzen Vorwärtsabzweigs. Der bedingte kurze Vorwärtsabzweig soll eine bedingte Abzweiginstruktion und einen Satz aus einer oder mehreren Instruktionen, die nacheinander der bedingten Abzweiginstruktion in der Programmreihenfolge folgen sollen, aufweisen. Der Satz aus der einen oder den mehreren Instruktionen befindet sich zwischen der bedingten Abzweiginstruktion und einer Vorwärtsabzweig-Zielinstruktion, die durch die bedingte Abzweiginstruktion angezeigt werden soll. Der Prozessor umfasst außerdem eine Instruktionskonvertierungslogik, die mit der Instruktionshol-Logik gekoppelt ist. Die Instruktionskonvertierungslogik dient zum Konvertieren des bedingten kurzen Vorwärtsabzweigs zu einem rechnerisch äquivalenten Satz aus einer oder mehreren prädizierten Instruktionen. Andere Prozessoren werden ebenfalls offenbart, wie auch verschiedenen Verfahren und Systeme.

36. 发明专利

DE102010053088A1 Sammeln und Streuen mehrerer Datenelemente 未知
公开(公告)号：DE102010053088A1
公开(公告)日：2011-06-30
申请号：DE102010053088
申请日：2010-12-01
申请人： INTEL CORP
发明人： HUGHES CHRISTOPHER , CHEN YEN-KUANG Y K , BOMB MAYANK , BRANDT JASON W , BUXTON MARK J , CHARNEY MARK J , CHENNUPATY SRINIVAS , CORBAL JESUS , DIXON MARTIN G , GIRKAR MILIND B , HALL JONATHAN C , IDO HIDEKI SAITO , LACHNER PETER , NEIGER GILBERT , NEWBURN CHRIS J , PARTHASARATHY RAJESH S , TOLL BRET L , VALENTINE ROBERT , WIEDEMEIER JEFFREY G
IPC分类号： G06F9/315 , G06F9/30
摘要： Gemäß einem ersten Aspekt können effiziente Datentransferoperationen erreicht werden durch: Decodieren, durch ein Prozessorgerät, eines einzelnen Befehls, der eine Transferoperation für eine Vielzahl von Datenelementen zwischen einem ersten Speicherort und einem zweiten Speicherort spezifiziert; Ausgeben eines einzelnen Befehls zum Ausführen durch eine Ausführungseinheit in dem Prozessor; Erkennen eines Vorkommens einer Ausnahme während des Ausführens des einzelnen Befehls; und, als Antwort auf die Ausnahme, Liefern von ausstehenden Traps oder Unterbrechungen an einen Ausnahmenverarbeiter, bevor die Ausnahme geliefert wird.

37. 发明公开

EP2132899A4 FLEXIBLE ARCHITECTURE AND INSTRUCTION FOR ADVANCED ENCRYPTION STANDARD (AES) 有权
标题翻译：灵活的架构和先进的加密标准指令
公开(公告)号：EP2132899A4
公开(公告)日：2011-03-16
申请号：EP08744319
申请日：2008-03-25
申请人： INTEL CORP
发明人： GUERON SHAY , FEGHALI WAJDI K , GOPAL VINODH , RAGHUNANDAN MAKARAM , DIXON MARTIN G , CHENNUPATY SRINIVAS , KOUNAVIS MICHAEL E
IPC分类号： H04L9/06
CPC分类号： H04L9/0631 , G06F3/0623 , G06F3/0665 , G06F3/0689 , G06F9/30007 , G06F9/30036 , G06F9/30047 , G06F9/30145 , G06F9/30178 , G06F9/3802 , G06F9/3818 , G06F9/3887 , G06F9/3895 , G06F12/0862 , G06F12/0875 , G06F12/1408 , G06F21/602 , G06F2212/1052 , G06F2212/402 , G06F2212/452 , G06F2212/454 , G06F2212/602 , G11C7/1072 , H04L9/0816 , H04L9/0861 , H04L2209/12 , H04L2209/24
摘要： Methods and devices for use with the advanced encryption standard (AES) are presented including a processor comprising a decode unit to decode a single round encryption instruction to perform an AES single round encryption operation, wherein the single round encryption instruction specifies a destination register to store 128-bit input data and a source register to store a 128-bit round key; and an execution unit to execute micro-operations based on the single round encryption instruction, wherein the execution unit is to receive the 128-bit input data and the 128-bit round key, and wherein the execution unit is to perform the AES single round encryption operation on the 128-bit input data using the round key and to store 128-bit result data in the destination register.

38. 发明公开

EP3014424A4 INSTRUCTION ORDER ENFORCEMENT PAIRS OF INSTRUCTIONS, PROCESSORS, METHODS, AND SYSTEMS 有权
标题翻译：路线情侣指挥和处理器，方法和系统的执行行动
公开(公告)号：EP3014424A4
公开(公告)日：2017-03-01
申请号：EP14818771
申请日：2014-06-12
申请人： INTEL CORP
发明人： DIXON MARTIN G , RASH WILLIAM C , SANTIAGO YAZMIN A
IPC分类号： G06F9/38
CPC分类号： G06F9/3836 , G06F9/30079 , G06F9/30087 , G06F9/3855 , G06F9/3891
摘要： A processor of an aspect includes an instruction fetch unit to fetch a pair of instruction order enforcement instructions. The pair of instruction order enforcement instructions are part of an instruction set of the processor. The pair of instruction order enforcement instructions includes an activation instruction and an enforcement instruction. The activation instruction is to occur before the enforcement instruction in a program order. The processor also includes an instruction order enforcement module. The instruction order enforcement module, in response to the pair of the instruction order enforcement instructions, is to prevent instructions occurring after the enforcement instruction in the program order, from being processed prior to the activation instruction, in an out-of-order portion of the processor. Other processors are also disclosed, as are various methods, systems, and instructions.
摘要翻译：一个形态的处理器包括取指令单元获取一个对指令顺序执行指令。在对指令顺序执行指令集的处理器的指令的一部分。在对指令顺序执行的指令包括指令和执法指令激活。激活指令在程序顺序执行指令之前发生。因此，该处理器包括：为了执行模块上的指令。指令顺序执行模块，响应于所述对的指令顺序执行指令，是为了防止，从之前的激活指令在的乱序部分被处理，按照程序顺序执行指令之后发生指令处理器。其他处理器使游离缺失盘，因为有各种方法，系统和指令。

39. 发明公开

EP2832036A4 METHOD AND APPARATUS TO PROCESS SHA-2 SECURE HASHING ALGORITHM 审中-公开
标题翻译：用于处理安全SHA-2散列算法的方法和设备
公开(公告)号：EP2832036A4
公开(公告)日：2015-11-25
申请号：EP12873156
申请日：2012-03-30
申请人： INTEL CORP
发明人： YAP KIRK S , WOLRICH GILBERT M , GUILFORD JAMES D , GOPAL VINODH , OZTURK ERDINC , GULLEY SEAN M , FEGHALI WAJDI K , DIXON MARTIN G
IPC分类号： H04L9/32 , G06F9/30 , H04L9/06
CPC分类号： G06F9/3016 , G06F9/30007 , G06F9/30036 , G06F9/30058 , G06F9/30098 , G06F9/30145 , G06F9/3802 , G06F9/384 , G06F9/3895 , G06F12/0875 , G06F12/0897 , G06F12/1027 , G06F15/8007 , G06F21/602 , G06F2212/452 , G06F2212/68 , H04L9/0643 , H04L9/3239 , H04L2209/125
摘要： A processor includes an instruction decoder to receive a first instruction to process a secure hash algorithm 2 (SHA-2) hash algorithm, the first instruction having a first operand associated with a first storage location to store a SHA-2 state and a second operand associated with a second storage location to store a plurality of messages and round constants. The processor further includes an execution unit coupled to the instruction decoder to perform one or more iterations of the SHA-2 hash algorithm on the SHA-2 state specified by the first operand and the plurality of messages and round constants specified by the second operand, in response to the first instruction.

40. 发明公开

EP2798771A4 METHOD AND APPARATUS FOR A NON-DETERMINISTIC RANDOM BIT GENERATOR (NRBG) 审中-公开
标题翻译：方法和装置的非确定性随机位发生器
公开(公告)号：EP2798771A4
公开(公告)日：2015-10-07
申请号：EP11878687
申请日：2011-12-29
申请人： INTEL CORP
发明人： COX GEORGE W , JOHNSTON DAVID , DIXON MARTIN G , FISCHER STEPHEN A , BRANDT JASON W
IPC分类号： H04L9/22 , G06F7/58 , G06F9/30 , H04L9/06 , H04L9/08
CPC分类号： H04L9/0869 , G06F7/588 , G06F9/30007 , H04L9/0662 , H04L2209/24

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