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    • 12. 发明授权
      US06944088B2 Apparatus and method for generating memory access signals, and memory accessed using said signals 失效
    • Apparatus and method for generating memory access signals, and memory accessed using said signals
    • 用于产生存储器访问信号的装置和方法，以及使用所述信号访问的存储器
    • US06944088B2
    • 2005-09-13
    • US10262500
    • 2002-09-30
    • Toru Asano , Sang Hoo Dhong , Joel Abraham Silberman , Osamu Takahashi
    • Toru Asano , Sang Hoo Dhong , Joel Abraham Silberman , Osamu Takahashi
    • G06F9/355 , G06F12/08 , G11C8/10 , G11C8/00
    • G06F9/355 , G06F12/0895 , G11C8/10
    • A sum decoder is disclosed including multiple sum predecoders, a carry generator, and multiple rotate logic units. Each sum predecoder receives multiple bit pairs of non-overlapping segments of a first and second address signal, and produces an input signal dependent upon the bit pairs. The carry generator receives a lower-ordered portion of the first and second address signals, and generates multiple carry signals each corresponding to a different one of the sum predecoders. Each rotate logic unit receives the input signal produced by a corresponding sum predecoders and a corresponding one of the carry signals, rotates the bits of the input signal dependent upon the carry signal, and produces either the input signal or the rotated input signal as an output signal. A memory is described including the sum decoder, a final decode block, and a data array. The final decode block performs logical operations on the output signals of the sum decoder to produce selection signals. Each of the selection signals activates a word line of the data array. A method is disclosed for producing signals for accessing a memory. Highest ordered portions of the first and second address signals are divided into multiple non-overlapping segments. An input signal (i.e., an I term) is generated for each of the segments, as is a carry signal. For each of the segments, when the corresponding carry signal is set, the corresponding I term is rotated one bit position. The I terms are produced as the signals.
    • 公开了一种和解解码器，其包括多个和预测解码器，进位发生器和多个旋转逻辑单元。 每个和预解码器接收第一和第二地址信号的非重叠段的多个比特对，并且根据比特对产生输入信号。 进位发生器接收第一和第二地址信号的低阶部分，并且产生每个对应于预测解码器中的不同一个的多个进位信号。 每个旋转逻辑单元接收由相应的和预测码器和相应的一个进位信号产生的输入信号，根据进位信号旋转输入信号的位，并产生输入信号或旋转的输入信号作为输出 信号。 描述包括和解码器，最终解码块和数据阵列的存储器。 最终解码块对和解码器的输出信号执行逻辑运算以产生选择信号。 每个选择信号激活数据阵列的字线。 公开了一种用于产生访问存储器的信号的方法。 第一和第二地址信号的最高有序部分被分成多个非重叠段。 对于每个段产生输入信号（即I项），进位信号也是如此。 对于每个段，当相应的进位信号被设置时，对应的I项被旋转一位位置。 我的条款是作为信号产生的。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 14. 发明授权
      US06232798B1 Self-resetting circuit timing correction 失效
    • Self-resetting circuit timing correction
    • 自复位电路定时校正
    • US06232798B1
    • 2001-05-15
    • US09457938
    • 1999-12-09
    • Paula Kristine Coulman , Sang Hoo Dhong , Joel Abraham Silberman , Osamu Takahashi
    • Paula Kristine Coulman , Sang Hoo Dhong , Joel Abraham Silberman , Osamu Takahashi
    • H03K1900
    • H03K19/0966
    • A system and method with a self-reset circuit for synchronizing an input data path with a timing control path. The self-resetting circuit includes a normal-mode input detect circuit which detects an arrival of data from the input data path into the self-reset circuit and generates a normal-mode control signal in response thereto. The self-resetting circuit also includes a delay-mode input detect circuit for detecting the arrival of the data from the input data path and which generates a delay-mode control signal in response thereto. A toggle circuit is provided for disabling the normal-mode input detect circuit while simultaneously enabling the delay-mode input detect circuit. In response to the toggle circuit disabling the normal-mode input detect circuit, the delay-mode control signal propagates through a delay gate, such that said delay-mode control signal synchronizes said timing control path with respect to said data input path.
    • 一种具有用于使输入数据路径与定时控制路径同步的自复位电路的系统和方法。 自复位电路包括正常模式输入检测电路，其检测数据从输入数据路径到达自复位电路，并响应于此产生正常模式控制信号。 自复位电路还包括延迟模式输入检测电路，用于检测来自输入数据路径的数据的到达并响应于此生成延迟模式控制信号。 提供了一种切换电路，用于在同时使能延迟模式输入检测电路的同时禁用正常模式输入检测电路。 响应于切换电路禁用正常模式输入检测电路，延迟模式控制信号通过延迟门传播，使得所述延迟模式控制信号使所述定时控制路径相对于所述数据输入路径同步。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 16. 发明授权
      US06744282B1 Latching dynamic logic structure, and integrated circuit including same 有权
    • Latching dynamic logic structure, and integrated circuit including same
    • 闭锁动态逻辑结构，集成电路包括相同
    • US06744282B1
    • 2004-06-01
    • US10401327
    • 2003-03-27
    • Sang Hoo Dhong , Joel Abraham Silberman , Osamu Takahashi , James Douglas Warnock , Dieter Wendel
    • Sang Hoo Dhong , Joel Abraham Silberman , Osamu Takahashi , James Douglas Warnock , Dieter Wendel
    • H03K1900
    • H03K19/0963
    • A latching dynamic logic structure is disclosed including a static logic interface, a dynamic logic gate, and a static latch. The static logic interface receives a data signal, a select signal, and a clock signal, and produces a first intermediate signal such that when the select signal is active, the first intermediate signal is dependent upon the data signal for a period of time following a clock signal transition. The dynamic logic gate discharges a dynamic node following the clock signal transition dependent upon the first intermediate signal. The static latch produces an output signal assuming one of two logic levels following the clock signal transition, and assuming the other logic level in the event the dynamic node is discharged. A scan-testing-enabled version of the latching dynamic logic structure is described, as is an integrated circuit including the latching dynamic logic structure.
    • 公开了一种闭锁动态逻辑结构，其包括静态逻辑接口，动态逻辑门和静态锁存器。 静态逻辑接口接收数据信号，选择信号和时钟信号，并产生第一中间信号，使得当选择信号有效时，第一中间信号取决于数据信号一段时间 时钟信号转换。 动态逻辑门在取决于第一中间信号的时钟信号转换之后放电动态节点。 静态锁存器产生一个输出信号，假定在时钟信号转换之后有两个逻辑电平之一，并且假定动态节点放电的另一个逻辑电平。 描述了锁定动态逻辑结构的扫描测试功能版本，以及包括锁存动态逻辑结构的集成电路。
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    • 18. 发明授权
      US06927615B2 Low skew, power efficient local clock signal generation system 失效
    • Low skew, power efficient local clock signal generation system
    • 低偏移，功率有效的本地时钟信号发生系统
    • US06927615B2
    • 2005-08-09
    • US10455178
    • 2003-06-05
    • Sang Hoo Dhong , Joel Abraham Silberman , Osamu Takahashi , James Douglas Warnock , Dieter Wendel
    • Sang Hoo Dhong , Joel Abraham Silberman , Osamu Takahashi , James Douglas Warnock , Dieter Wendel
    • G06F1/04 , G06F1/10 , H03K3/00
    • G06F1/10
    • A local clock signal generation system is disclosed including multiple local clock buffers each receiving a global clock signal and producing a version of one or more local clock signals derived from the global clock signal. Each local clock buffer includes an input section and an output section. The input sections are substantially identical such that timing differences between the versions of the one or more local clock signals are reduced. An electronic circuit is described including the local clock signal generation system and a latch (e.g., a master latch of a flip-flop). A local clock buffer produces a gating signal and a local clock signal received by the latch. When the gating signal is a certain logic value, the local clock signal is a steady logic value, and the latch produces an input data signal as an output signal. An integrated circuit including the electronic circuit is disclosed.
    • 公开了本地时钟信号产生系统，其包括多个本地时钟缓冲器，每个时钟缓冲器接收全局时钟信号并产生从全局时钟信号导出的一个或多个本地时钟信号的版本。 每个本地时钟缓冲器包括输入部分和输出部分。 输入部分基本相同，使得一个或多个本地时钟信号的版本之间的定时差减小。 描述了包括本地时钟信号产生系统和锁存器（例如，触发器的主锁存器）的电子电路。 本地时钟缓冲器产生门控信号和由锁存器接收到的本地时钟信号。 当门控信号为某一逻辑值时，本地时钟信号为稳定逻辑值，锁存器产生输入数据信号作为输出信号。 公开了一种包括电子电路的集成电路。
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