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121. 发明申请

WO2012005895A1 METHOD AND APPARATUS FOR VIRTUAL IN-CIRCUIT EMULATION 审中-公开
标题翻译：虚拟电路仿真的方法和装置
公开(公告)号：WO2012005895A1
公开(公告)日：2012-01-12
申请号：PCT/US2011/040420
申请日：2011-06-15
申请人： ALCATEL-LUCENT USA INC. , ALCATEL-LUCENT , GOYAL, Suresh , PORTOLAN, Michele , VAN TREUREN, Bradford
发明人： GOYAL, Suresh , PORTOLAN, Michele , VAN TREUREN, Bradford
IPC分类号： G01R31/3185
CPC分类号： G01R31/318544 , G01R31/3177 , G01R31/318558 , G01R31/318572
摘要： A virtual In-Circuit Emulation (ICE) capability is provided herein for supporting testing of Joint Test Action Group (JTAG) hardware. A Virtual ICE Driver is configured for enabling any debug software to interface with target hardware in a flexible and scalable manner. The Virtual ICE Driver is configured such that the test instruction set used with the Virtual ICE Driver is not required to compute vectors, as the JTAG operations are expressed as local native instructions on scan segments, thereby enabling ICE resources to be accessed directly. The Virtual ICE Driver is configured such that ICE may be combined with instrument-based JTAG approaches (e.g., the IEEE P1687 standard and other suitable approaches). The Virtual ICE Driver is configured for receiving a plurality of scan segment operations generated by a plurality of target ICE controllers of at least one ICE host, scheduling the received scan segment operations, based at least in part on a scan chain of the target hardware, to form thereby a scheduled set of scan segment operations, and providing the scheduled set of scan segment operations to a processor configured for executing the scheduled set of scan segment operations for testing the target hardware.
摘要翻译：本文提供虚拟在线仿真（ICE）能力，用于支持联合测试动作组（JTAG）硬件的测试。虚拟ICE驱动程序被配置为使得任何调试软件能够以灵活和可扩展的方式与目标硬件进行接口。配置虚拟ICE驱动程序，使得与虚拟ICE驱动程序一起使用的测试指令集不需要计算向量，因为JTAG操作在扫描段上表示为本地本地指令，从而可以直接访问ICE资源。虚拟ICE驱动器被配置为使得ICE可以与基于仪器的JTAG方法（例如，IEEE P1687标准和其他合适的方法）组合。虚拟ICE驱动器被配置为用于接收由至少一个ICE主机的多个目标ICE控制器产生的多个扫描段操作，至少部分地基于目标硬件的扫描链来调度所接收的扫描段操作，从而形成预定的一组扫描段操作，以及将调度的扫描段操作集合提供给被配置为执行用于测试目标硬件的预定扫描段操作集合的处理器。

122. 发明申请

WO2007140366A3 TESTING COMPONENTS OF I/O PATHS OF AN INTEGRATED CIRCUIT 审中-公开
标题翻译：集成电路I / O PATHS的测试组件
公开(公告)号：WO2007140366A3
公开(公告)日：2008-11-06
申请号：PCT/US2007069884
申请日：2007-05-29
申请人： TEXAS INSTRUMENTS INC , ABRAHAM JAIS , GOEL ROHIT
发明人： ABRAHAM JAIS , GOEL ROHIT
IPC分类号： G01R31/26
CPC分类号： G01R31/318572 , G01R31/31858
摘要： Testing the components of I/O paths in an integrated circuit (190) at at-speed operation (i.e., the speed at which the integrated circuit would be operated during normal non-test mode). In an embodiment, boundary scan cells of different paths are connected in a scan chain, and each scan cell tests the corresponding component (e.g., buffer) by launching data at a first time instance and receiving the result of the data at a second time instance, with the duration between the first time instance and the second time instance corresponding to the at-speed operation. If the data is received accurately, the component may be deemed to be operating accurately at-speed.
摘要翻译：以高速运行（即，在正常非测试模式下集成电路将运行的速度）测试集成电路（190）中的I / O路径的组件。在一个实施例中，不同路径的边界扫描单元被连接在扫描链中，并且每个扫描单元通过在第一时间实例发射数据并在第二时间实例接收数据的结果来测试对应的组件（例如，缓冲器）具有对应于全速操作的第一时间实例和第二时间间隔之间的持续时间。如果准确地接收到数据，则该部件可能被认为是以高速精确的操作。

123. 发明申请

WO2008022504A1 边界扫描方法、系统及装置审中-公开
公开(公告)号：WO2008022504A1
公开(公告)日：2008-02-28
申请号：PCT/CN2007/000255
申请日：2007-01-23
申请人：华为技术有限公司 , 滑思真
发明人：滑思真
IPC分类号： G06F11/24 , G01R31/3181
CPC分类号： G01R31/318533 , G01R31/318536 , G01R31/318544 , G01R31/318572
摘要： A boundary scan method, system and device, wherein the method includes: a scan signal generating apparatus generating single polarity boundary scan signals in parallel and sending them to a boundary scan controller (S10) converting received boundary scan signals to serial differential type boundary scan signals (S11) and perfoming boundary scanning for boundary scan devices connected between a scan signal output port and a scan signal input port by converted boundary scan signals (S12). The system includes a scan signal generating apparatus, a boundary scan controller, and boundary devices. The boundary scan controller includes a data formatconverting module and a scan signal driving module. The boundary scan device includes a scan signal receiving module and a scan signal output module.

124. 发明申请

WO2007099479A3 IC CIRCUIT WITH TEST ACCESS CONTROL CIRCUIT USING A JTAG INTERFACE 审中-公开
标题翻译：带有测试访问控制电路的IC电路使用JTAG接口
公开(公告)号：WO2007099479A3
公开(公告)日：2007-12-13
申请号：PCT/IB2007050558
申请日：2007-02-21
申请人： KONINKL PHILIPS ELECTRONICS NV , VAN DE LOGT LEON
发明人： VAN DE LOGT LEON
IPC分类号： G01R31/3185
CPC分类号： G01R31/318572
摘要： An integrated circuit comprises a first circuit portion (106) with a JTAG interface (108) and a test access port (110). A second circuit portion (114) has a serial bus interface (112); and a test access control circuit (104) is connected to the JTAG interface (108) via the test access port (110). The first circuit portion (106) is connected to the serial bus interface (112) via the test access control circuit (104) and the test access control circuit (104) is programmable to be in a transparent mode or a test mode in response to a test mode select (TMS) signal from the JTAG interface (108). Thus, there is provided generic access to hidden serial bus interfaces while also maintaining speed performance such that the circuit portion/device under test can still be operated at device specification.
摘要翻译：集成电路包括具有JTAG接口（108）和测试访问端口（110）的第一电路部分（106）。第二电路部分（114）具有串行总线接口（112）; 并且测试访问控制电路（104）经由测试访问端口（110）连接到JTAG接口（108）。第一电路部分（106）经由测试访问控制电路（104）连接到串行总线接口（112），并且测试访问控制电路（104）可编程为响应于透明模式或测试模式来自JTAG接口（108）的测试模式选择（TMS）信号。因此，提供对隐藏串行总线接口的通用访问，同时还保持速度性能，使得被测试的电路部分/设备仍可以在设备规格下操作。

125. 发明申请

WO2005052612A2 EIN- UND AUSGANGSSCHALTUNG EINES INTEGRIERTEN SCHALTKREISES, VERFAHREN ZUM TESTEN EINES INTEGRIERTEN SCHALTKREISES SOWIE INTEGRIERTER SCHALTKREIS MIT EINER SOLCHEN EIN- UND AUSGANGSSCHALTUNG 审中-公开
标题翻译：集成电路，检验方法集成电路和集成电路这样的输入输出电路的输入和输出电路
公开(公告)号：WO2005052612A2
公开(公告)日：2005-06-09
申请号：PCT/DE2004/002588
申请日：2004-11-23
申请人： INFINEON TECHNOLOGIES AG , ARNOLD, Ralf , GLAS, Martin , MÜLLER, Christian , OBERLE, Hans-Dieter
发明人： ARNOLD, Ralf , GLAS, Martin , MÜLLER, Christian , OBERLE, Hans-Dieter
IPC分类号： G01R31/3185
CPC分类号： G01R31/318566 , G01R31/318572
摘要： Eine erfindungsgemäße Ein- und Ausgangsschaltung (2) eines integrierten Schaltkreises umfasst wenigstens einen Signalanschluss (PAD) zur externen Kontaktierung, eine Schutzschaltung (ESD), einen Eingangstreiber (IN) und einen Ausgangstreiber (OUT). Des weiteren verfügt die erfindungsgemäße Ein- und Ausgangsschaltung (2) über eine Zusatzschaltung (22; 31; 51), deren erster Eingang über die Schutzschaltung (ESD) mit dem Signalanschluss (PAD) verbunden ist und an deren Ausgang ein Testwert für die Funktion der Ein- und Ausgangsschaltung (2-5) anliegt.
摘要翻译：
AUML的发明＆;道路的输入和输出电路（2）的集成电路包括用于外部接触的至少一个信号端子（PAD），保护电路（ESD），输入驱动器（IN）和输出驱动器（ OUT）。进一步的特征导航用途GT发明BEAR ROAD输入和输出电路（2）OVER的附加电路（22; 31; 51）具有在所述保护电路（ESD）到信号端（PAD）的第一输入端连接并在其输出端上应用输入和输出电路（2-5）功能的测试值。

126. 发明申请

WO2005031375A1 METHOD AND MEASURING DEVICE FOR DETERMINING THE CAPACITANCEOF A CAPACITIVE ELECTRICAL COMPONENT CONNECTED TO AN INTEGRATED CIRCUIT 审中-公开
标题翻译：用于确定连接到集成电路的电容元件的电容的方法和测量装置
公开(公告)号：WO2005031375A1
公开(公告)日：2005-04-07
申请号：PCT/NL2004/000661
申请日：2004-09-23
申请人： JTAG TECHNOLOGIES B.V. , KORT, Derk, André
发明人： KORT, Derk, André
IPC分类号： G01R27/26
CPC分类号： G01R31/028 , G01R27/2605 , G01R31/318572
摘要： A method and device for determining the capacitance of a capacitive electrical component (C X ) connected to an integrated circuit. The circuit is provided with analog terminals (AT1, AT2) which can be connected by means of switches (S5, S6, SB1, SB2) to the component (C X ) that is to be measured. The switches (S5, S6, SB1, SB2) are switched for exchanging electric charge via the analog terminals (AT1, AT2) between the component (C X ) to be measured and a capacitive electrical reference component (C R ) having a known capacitance, until the voltages across the component (C X ) to be measured and the reference component (C R ) are substantially equal. By subsequently measuring the voltage across the reference component (C R ), the capacitance of the component (C X ) to be measured is determined from the known capacitance of the reference component (C R ) and the measured voltage across the reference component (C R ).
摘要翻译：一种用于确定连接到集成电路的电容性电气部件（CX）的电容的方法和装置。该电路配有模拟端子（AT1，AT2），可通过开关（S5，S6，SB1，SB2）连接到要测量的部件（CX）。开关（S5，S6，SB1，SB2）被切换以经由要测量的组件（CX）和具有已知电容的电容性电参考分量（CR）之间的模拟端子（AT1，AT2）交换电荷，直到要测量的组件（CX）和参考组件（CR）之间的电压基本相等。通过随后测量参考部件（CR）两端的电压，根据参考部件（CR）的已知电容和参考部件（CR）两端的测量电压来确定要测量的部件（CX）的电容。

127. 发明申请

WO2004046741A1 JTAG TESTING ARRANGEMENT 审中-公开
标题翻译： JTAG测试安排
公开(公告)号：WO2004046741A1
公开(公告)日：2004-06-03
申请号：PCT/FI2003/000893
申请日：2003-11-20
申请人： PATRIA NEW TECHNOLOGIES OY , REIS, Ilkka , SIMONEN, Mikko
发明人： REIS, Ilkka , SIMONEN, Mikko
IPC分类号： G01R31/3181
CPC分类号： G01R31/318555 , G01R31/3025 , G01R31/318533 , G01R31/318572
摘要： JTAG test equipment arranged to establish an asynchronous data transmission connection with a JTAG-compatible device under test for the transmission of test data between test access ports (TAP) in the test equipment and device under test. The test data is synchronized at reception before the test access ports (TAP). The test equipment comprises means (A(up)) implemented as a computer program for adapting a test data sequence arriving in the format defined by the test access port for transmission on an asynchronous transmission path, and a transceiver (TR1) for adapting the test data sequence and transmitting it through the asynchronous data transmission connection to the device under test.
摘要翻译： JTAG测试设备被布置成与被测试的JTAG兼容设备建立异步数据传输连接，用于在测试设备和被测设备中的测试访问端口（TAP）之间传输测试数据。在测试访问端口（TAP）之前，测试数据在接收时同步。测试设备包括实现为计算机程序的装置（A（up）），用于使以由测试访问端口定义的格式到达的测试数据序列用于在异步传输路径上传输;以及收发器（TR1），用于使测试数据序列，并将其通过异步数据传输连接发送到被测设备。

128. 发明申请

WO03104828B1 VARIABLE CLOCK SCAN TEST CIRCUITRY AND METHOD 审中-公开
标题翻译：可变时钟扫描测试电路和方法
公开(公告)号：WO03104828B1
公开(公告)日：2004-05-27
申请号：PCT/US0318287
申请日：2003-06-11
申请人： ON CHIP TECHNOLOGIES INC
发明人： COOKE LAURENCE H
IPC分类号： G01R31/3183 , G01R31/3185 , G01R31/28 , G06F1/04 , G06F1/06
CPC分类号： G01R31/318385 , G01R31/318335 , G01R31/318536 , G01R31/318547 , G01R31/318552 , G01R31/318572
摘要： A technique to reduce the test data volume and number of scan shift clocks per test pattern by combining the scan inputs with existing values in scan chains and inserting them at additional bit positions (602, 603, 604) along the scan chains in order to reduce the number of shift clocks required to achieve required values at plurality of scan bit positions, and by using multiple taps from the scan chains to form a check-sum in order to reduce the number of scan shift clocks to capture test results.
摘要翻译：通过将扫描输入与扫描链中的现有值组合并沿着扫描链将其插入附加位位置（602,603,604）来减少测试数据量和每个测试模式的扫描移位时钟数量的技术，以便减少在多个扫描位位置实现所需值所需的移位时钟的数量，以及通过使用来自扫描链的多个抽头来形成一个校验和，以便减少扫描移位时钟的数量以捕捉测试结果。

129. 发明申请

WO2003075028A1 INTEGRATED CIRCUIT WITH TEST CIRCUIT 审中-公开
标题翻译：集成电路与测试电路
公开(公告)号：WO2003075028A1
公开(公告)日：2003-09-12
申请号：PCT/IB2003/000760
申请日：2003-02-26
申请人： PHILIPS INTELLECTUAL PROPERTY & STANDARDS GMBH , KONINKLIJKE PHILIPS ELECTRONICS N.V. , HAPKE, Friedrich
发明人： HAPKE, Friedrich
IPC分类号： G01R31/3181
CPC分类号： G01R31/31813 , G01R31/318385 , G01R31/318547 , G01R31/318572
摘要： Integrated circuit with an application circuit (1) to be tested, and a self-test circuit (5-16) which is provided for testing the application circuit (1) and comprises an arrangement (5-9) for generating desired test patterns which are applied to the application circuit (1) for test purposes, wherein the output signals occurring in dependence upon the test patterns through the application circuit (1) are evaluated by means of a signature register (13), the arrangement (5-9) for generating the desired test patterns comprising a bit modification circuit (9) which individually controls first control inputs of combination logics (6, 7, 8) in such a way that a pseudo-random sequence of test patterns supplied by a shift register is modified such that, by approximation, the desired test patterns are obtained, and which controls second control inputs of the combination logics (6, 7, 8), by means of which the first control inputs can be blocked, such that those test patterns that are supplied by the shift register (5) and are already desired test patterns are not modified by the bit modification circuit (9) by means of controlling the first control inputs of the combination logics (6, 7, 8).
摘要翻译：具有要测试的应用电路（1）的集成电路和用于测试应用电路（1）的自检电路（5-16），并且包括用于产生期望的测试图案的装置（5-9），其中，被应用到应用电路（1）用于测试目的，其中根据通过应用电路（1）的测试模式发生的输出信号通过签名寄存器（13）来进行评估，该装置（5-9）用于产生期望的测试模式，包括单独控制组合逻辑（6,7,8）的第一控制输入的位修改电路（9），使得由移位寄存器提供的测试码的伪随机序列被修改使得通过近似获得期望的测试图案，并且其控制组合逻辑（6,7,8）的第二控制输入，借助于此可以阻止第一控制输入，使得那些测试模式是提供b y移位寄存器（5），并且已经期望的是，通过控制组合逻辑（6,7,8）的第一控制输入，位修改电路（9）不修改测试图案。

130. 发明申请

WO03025595A3 ELECTRONIC DEVICE 审中-公开
标题翻译：电子设备
公开(公告)号：WO03025595A3
公开(公告)日：2003-08-28
申请号：PCT/IB0203617
申请日：2002-09-04
申请人： KONINKL PHILIPS ELECTRONICS NV
发明人： VERMEULEN HUBERTUS G H , WAAYERS THOMAS F , LOUSBERG GUILLAUME E A
IPC分类号： G01R31/28 , G01R31/3185
CPC分类号： G01R31/318563 , G01R31/318558 , G01R31/318561 , G01R31/318572
摘要： An electronic device (100) has a plurality of subdevices (120a, 120b) with each subdevice (120a; 120b) coupled to a test interface (140a; 140b). The test interfaces (140a, 140b) are arranged in a chain of test interfaces (140) by coupling the TDO contact (142b) of a predecessor test interface (140a) to the TDI contact (141b) of a successor test interface (140b) in the chain (140). In addition, at its beginning, the chain (140) is extended with a boundary scan compliant test interface (160) for testing other parts of electronic device (100). Both the TDO contact (142b) of the last test interface (140b) in the chain (140) as well as the TDO contact (162) of test interface (160) are coupled to a bypass multiplexer (102), thus yielding two possible routes from test data input (110) to test data output (112): through the full chain (140, 160) or through test interface (160) only. Consequently, electronic device (100) can be tested or debugged as a macro device or as a collection of subdevices (120a, 120b).
摘要翻译：电子设备（100）具有多个子设备（120a，120b），每个子设备（120a; 120b）耦合到测试接口（140a; 140b）。通过将前驱测试接口（140a）的TDO触点（142b）耦合到后继测试接口（140b）的TDI触点（141b），测试接口（140a，140b）被布置在测试接口链（140）在链（140）中。另外，在其开始时，链（140）用符合边界扫描的测试接口（160）延伸，用于测试电子设备（100）的其他部分。链（140）中的最后一个测试接口（140b）的TDO触点（142b）以及测试接口（160）的TDO触点（162）都连接到旁路复用器（102），因此产生两种可能的仅从测试数据输入（110）到测试数据输出（112）的路由：仅通过全链（140,160）或通过测试接口（160）。因此，电子设备（100）可以被测试或调试为宏设备或者作为子设备（120a，120b）的集合。

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