基本信息:
- 专利标题： メモリデバイスのためのメタライゼーションプロセス
- 专利标题（英）：JP2018525825A - Metallization process for memory devices
- 申请号：JP2018506392 申请日：2016-07-11
- 公开(公告)号：JP2018525825A 公开(公告)日：2018-09-06
- 发明人： ユ・ル , スン・ヒョク・カン
- 申请人： クアルコム,インコーポレイテッド
- 申请人地址： アメリカ合衆国 カリフォルニア 92121 サン ディエゴ モアハウス ドライブ 5775
- 专利权人： クアルコム,インコーポレイテッド
- 当前专利权人： クアルコム,インコーポレイテッド
- 当前专利权人地址： アメリカ合衆国 カリフォルニア 92121 サン ディエゴ モアハウス ドライブ 5775
- 代理人： 村山 靖彦; 黒田 晋平
- 优先权： US14/822,326 2015-08-10
- 国际申请： US2016041790 JP 2016-07-11
- 国际公布： WO2017027148 JP 2017-02-16
- 主分类号： H01L21/768
- IPC分类号： H01L21/768 ; H01L23/522 ; H01L21/8239 ; H01L27/105 ; H01L43/08 ; H01L43/12 ; H01L21/3205
摘要：
デバイスの製作の方法が、デバイスの論理デバイスに結合された第1のメタライゼーション層を形成することを含む。方法は、デバイスの磁気抵抗ランダムアクセスメモリ(MRAM)モジュールに結合された第2のメタライゼーション層を形成することをさらに含む。第2のメタライゼーション層は第1のメタライゼーション層とは無関係である。
摘要（英）：
The method of manufacturing a device comprises forming a first metallization layer coupled to the logical device of the device. The method further includes forming a second metallization layer coupled to a magnetoresistive random access memory (MRAM) module of the device. The second metallization layer is independent of the first metallization layer.
信息查询:
EspacenetIPC结构图谱:
| H | 电学 |
| --H01 | 基本电气元件 |
| ----H01L | 半导体器件；其他类目未包含的电固体器件 |
| ------H01L21/00 | 专门适用于制造或处理半导体或固体器件或其部件的方法或设备 |
| --------H01L21/67 | .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置 |
| ----------H01L21/71 | ..限定在组H01L21/70中的器件的特殊部件的制造 |
| ------------H01L21/768 | ...利用互连在器件中的分离元件间传输电流 |