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磁存储器

阅读：788发布：2020-05-11

IPRDB可以提供磁存储器专利检索，专利查询，专利分析的服务。并且本发明涉及磁存储器。实施方式的磁存储器具备：半导体基板；晶体管，其设置于半导体基板上，具有第1端子、第2端子以及第1端子与第2端子之间的栅电极；第1接触部，其连接于第1端子，并且设置于半导体基板上的第1绝缘层内；第2接触部，其设置于第1绝缘层上的第2绝缘层内，并且含有铜；导电层，其设置于第2接触部上；以及磁阻效应元件，其设置于导电层上。，下面是磁存储器专利的具体信息内容。

权利要求

1.一种磁存储器，其具备：半导体基板；晶体管，其设置于所述半导体基板上，具有第1端子、第2端子以及所述第1端子与所述第2端子之间的栅电极；第1接触部，其连接于所述第1端子，并且设置于所述半导体基板上的第1绝缘层内；第2接触部，其设置于所述第1绝缘层上的第2绝缘层内，并且含有铜；导电层，其设置于所述第2接触部上；以及磁阻效应元件，其设置于所述导电层上。2.根据权利要求1所述的磁存储器，所述第2绝缘层具有第1槽，所述第2接触部设置于所述第1槽内。3.根据权利要求1所述的磁存储器，所述导电层含有钽。4.根据权利要求3所述的磁存储器，所述导电层是非晶层。5.根据权利要求1所述的磁存储器，所述第1接触部含有钛和钨中的任一方。6.根据权利要求1所述的磁存储器，所述磁阻效应元件设置于下述位置，该位置在相对于所述半导体基板的表面垂直的方向上夹着所述导电层而与所述第2接触部重叠。7.根据权利要求1所述的磁存储器，所述导电层的膜厚比所述第2接触部的膜厚小。8.根据权利要求1所述的磁存储器，所述第2接触部的膜厚具有从5nm到100nm的范围内的值。9.根据权利要求1所述的磁存储器，所述导电层的膜厚具有从2nm到5nm的范围内的值。10.根据权利要求1所述的磁存储器，所述第2接触部包括第1部分、和所述导电层与所述第1部分之间的第2部分，相对于所述基板的表面平行的方向上的所述第1部分的尺寸比相对于所述基板表面平行的方向上的所述第2部分的尺寸大。11.根据权利要求1所述的磁存储器，所述第2接触部具有梯形的剖面形状。12.根据权利要求1所述的磁存储器，所述第2接触部的膜厚为所述第1接触部的膜厚以上。13.根据权利要求1所述的磁存储器，所述磁阻效应元件包括：具有可变状态的磁化的第1磁性层、具有固定状态的磁化的第2磁性层、以及所述第1磁性层与所述第2磁性层之间的非磁性层。14.一种磁存储器，其具备：半导体基板；晶体管，其设置于所述半导体基板上，具有第1端子、第2端子以及所述第1端子与所述

第2端子之间的栅电极；第1接触部，其连接于所述第1端子，并且设置于所述半导体基板上的第1绝缘层内；第2接触部，其设置于所述第1绝缘层上的第2绝缘层内，并且含有铜；以及磁阻效应元件，其设置于所述第2接触部上。15.根据权利要求14所述的磁存储器，所述第2绝缘层具有第1槽，所述第2接触部设置于所述第1槽内。16.根据权利要求14所述的磁存储器，所述导电层含有钽。17.根据权利要求14所述的磁存储器，所述导电层是非晶层。18.根据权利要求14所述的磁存储器，所述第1接触部含有钛和钨中的任一方。19.根据权利要求14所述的磁存储器，所述磁阻效应元件设置于下述位置，该位置在相对于所述半导体基板的表面垂直的方向上夹着所述导电层而与所述第2接触部重叠。20.根据权利要求14所述的磁存储器，所述导电层的膜厚比所述第2接触部的膜厚小。

说明书全文

磁存储器

[0001] 本申请享有以日本专利申请2018-169546号(申请日：2018年9月11日)作为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。

技术领域

[0002] 实施方式主要涉及磁存储器。

背景技术

[0003] 为了磁存储器的特性的提升，正在推进与包括磁阻效应元件的存储单元(memory cell)的结构和构成部件有关的研究和开发。

发明内容

[0004] 实施方式提供能够实现特性的提升的磁存储器。

[0005] 实施方式的磁存储器具备：半导体基板；晶体管，其设置于半导体基板上，具有第1端子、第2端子以及第1端子与第2端子之间的栅电极；第1接触部，其连接于第1端子，并且设置于半导体基板上的第1绝缘层内；第2接触部，其设置于第1绝缘层上的第2绝缘层内，并且含有铜；导电层，其设置于第2接触部上；以及磁阻效应元件，其设置于导电层上。

附图说明

[0006] 图1是示出实施方式的磁存储器的构成例的图。

[0007] 图2是示出磁存储器的存储单元阵列的构成例的图。

[0008] 图3是磁存储器的磁阻效应元件的结构例的示意性的顶视图。

[0009] 图4是磁存储器的磁阻效应元件的结构例的示意性的剖面图。

[0010] 图5是示出实施方式的磁存储器的存储单元的结构例的示意性的剖面图。

[0011] 图6～17是示出实施方式的磁存储器的制造方法的一工序的剖面工序图。

[0012] 图18和图19是示出实施方式的磁存储器的变形例的图。

具体实施方式

[0013] 以下，一边参照附图一边对本实施方式详细地进行说明。在以下的说明中，对具有相同的功能和构成的要素标注相同的标号。另外，在以下的各实施方式中，标注了在末尾带有用于进行区分的数字/英文的参照标号(例如，字线WL、位线BL、各种电压和信号等)的构成要素在不彼此进行区分也可以的情况下，使用省略了末尾的数字/英文的记载(参照标号)。

[0014] (1)实施方式

[0015] 参照图1～图17对实施方式的磁存储器及其制造方法进行说明。

[0016] (a)构成例

[0017] 参照图1～图5对实施方式的磁存储器的构成例进行说明。

[0018] 图1是用于说明本实施方式的磁存储器的构成例的框图。

[0019] 在图1中，本实施方式的磁存储器1电连接于例如控制器、处理器或主机器件等外部器件(未图示)。

[0020] 磁存储器(存储器件)1接受来自外部器件的命令CMD、地址ADR、输入数据DIN以及各种控制信号CNT。磁存储器1向外部器件发送输出数据DOUT。

[0021] 如图1所示，磁存储器1至少包括存储单元阵列100、行译码器120、字线驱动器(行控制电路)121、列译码器122、位线驱动器(列控制电路)123、开关电路124、写入电路(写入控制电路)125、读出电路(读出控制电路)126以及定序器127。

[0022] 存储单元阵列100包括多个存储单元MC。

[0023] 行译码器120对地址ADR所包含的行地址进行译码。字线驱动器121基于行地址的译码结果来选择存储单元阵列100的行(例如，字线)。字线驱动器121能够向字线供给预定的电压。

[0024] 列译码器122对地址ADR所包含的列地址进行译码。

[0025] 位线驱动器123基于列地址的译码结果来选择存储单元阵列100的列(例如，位线)。位线驱动器123经由开关电路124连接于存储单元阵列100。位线驱动器123能够向位线供给预定的电压。

[0026] 开关电路124将写入电路125和读出电路126中的任一方连接于存储单元阵列100和位线驱动器123。由此，MRAM1执行与命令对应的动作。

[0027] 写入电路125在进行写入动作时向基于地址ADR所选择的存储单元(选择单元)供给用于数据的写入的各种电压和/或电流。例如，数据DIN作为应该写入到存储单元阵列100的数据而被向写入电路125供给。由此，写入电路125将数据DIN写入存储单元MC内。写入电路125包括例如写入驱动器/接收器(sink)等。

[0028] 读出电路126在进行读出动作时向基于地址ADR的选择单元供给用于数据的读出的各种电压和/或电流。由此，保存于存储单元MC内的数据被读出。

[0029] 读出电路126将从存储单元阵列100读出的数据作为输出数据DOUT向磁存储器1的外部输出。

[0030] 读出电路126包括例如读出驱动器和感测放大(读出放大)电路等。

[0031] 定序器127接受命令CMD和各种控制信号CNT。定序器127基于命令CMD和控制信号CNT来控制磁存储器1内的各电路120～126的动作。定序器127能够根据磁存储器1内的动作状况来向外部器件发送控制信号CNT。

[0032] 例如，定序器127将与写入动作和读出动作有关的各种信息作为设定信息进行保持。

[0033] 此外，各种信号CMD、CNT、ADR、DIN、DOUT可以经由相对于磁存储器1的芯片(封装体)另行设置的接口电路向磁存储器1内的预定的电路供给，也可以从磁存储器1内的输入输出电路(未图示)向各电路120～127供给。

[0034] 例如，在本实施方式的磁存储器(例如，MRAM)1中，磁阻效应元件用于存储单元MC内的存储元件。

[0035] ＜存储单元阵列的内部构成＞

[0036] 图2是示出本实施方式的MRAM的存储单元阵列的内部构成的一个例子的等效电路图。

[0037] 如图2所示，多条(n条)字线WL(WL＜0＞、WL＜1＞、···、WL＜n-1＞)设置于存储单元阵列100内。多条(m条)位线BL(BL＜0＞、BL＜1＞、···、BL＜m-1＞)以及多条(m条)位线bBL(bBL＜0＞、bBL＜1＞、···、bBL＜m-1＞)设置于存储单元阵列100内。1条位线BL和1条位线bBL形成1组位线对。以下，为了说明的明确化，位线bBL有时也被称为源线。

[0038] 多个存储单元MC在存储单元阵列100内配置成矩阵状。

[0039] 在行方向(字线方向)上排列的多个存储单元MC连接于共通(共同)的字线WL。字线WL连接于字线驱动器121。字线驱动器121基于行地址来控制字线WL的电位。由此，行地址所示的字线WL(行)被选择、激活。

[0040] 在列方向(位线方向)上排列的多个存储单元MC共通地连接于属于一个位线对的2条位线BL、bBL。位线BL、bBL经由开关电路124连接于位线驱动器123。

[0041] 开关电路124将与列地址对应的位线BL、bBL连接于位线驱动器123。位线驱动器123控制位线BL、bBL的电位。由此，列地址所示的位线BL、bBL(列)被选择、激活。

[0042] 另外，开关电路124根据对存储单元MC所要求的动作，将所选择的位线BL、bBL连接于写入电路125或读出电路126。

[0043] 存储单元阵列100可以具有分级位线方式的结构。在该情况下，多个全局位线设置于存储单元阵列100内。各位线BL经由对应的开关元件连接于一方的全局位线。各源线bBL经由对应的开关元件连接于另一方的全局位线。全局位线经由开关电路124连接于写入电路125和读出电路126。通过将与地址对应的开关元件设定为接通(ON)状态，选择单元经由接通状态的开关元件连接于全局位线。

[0044] 例如，存储单元MC包括一个磁阻效应元件400和一个单元晶体管600。单元晶体管600是场效应晶体管(例如，MOS晶体管)。

[0045] 磁阻效应元件400的一端连接于位线BL。磁阻效应元件400的另一端连接于单元晶体管600的一端(源/漏中的一方)。单元晶体管600的另一端(源/漏中的另一方)连接于位线bBL。在单元晶体管600的栅连接有字线WL。

[0046] 存储单元MC可以包括两个以上的磁阻效应元件400，也可以包括两个以上的单元晶体管600。

[0047] 磁阻效应元件400作为存储元件而发挥功能。单元晶体管600作为存储单元MC的选择元件而发挥功能。

[0048] 磁阻效应元件400的电阻状态(磁化排列)因向磁阻效应元件400供给某大小的电压或电流而发生变化。由此，磁阻效应元件400能够得到多个电阻状态(电阻值)。相对于磁阻效应元件400的可得到的多个电阻状态，使1位(bit)以上的数据相关联。像这样，磁阻效应元件400作为存储元件而被利用。

[0049] 在本实施方式中，存储单元阵列和存储单元的构成不限定于图2和图3所示的例子。

[0050] ＜磁阻效应元件的结构例＞

[0051] 参照图3和图4对本实施方式的MRAM中的磁阻效应元件的结构例进行说明。

[0052] 图3是示出本实施方式的MRAM的磁阻效应元件的结构例的示意性的俯视图。图4是示出本实施方式的MRAM的磁阻效应元件的结构例的示意性的剖面图。

[0053] 在本实施方式中，图4和图5所示的磁阻效应元件400具有圆锥台状的结构。

[0054] 如图3所示，在本实施方式中，磁阻效应元件400具有圆形(或椭圆形)的俯视形状。如图4所示，本实施方式的磁阻效应元件400具有梯形的剖面形状。磁阻效应元件400的结构不限定于圆锥台状。例如，磁阻效应元件400的俯视形状也可以是四边形(例如，正方形或长方形)。另外，在四边形的俯视形状的磁阻效应元件中，四边形的角有时也是变圆的(round)或缺失。磁阻效应元件400的剖面形状也可以是四边形。在四边形的剖面形状的磁阻效应元件400中，四边形的角有时也是变圆的或缺失。

[0055] 例如，相对于后述的基板(半导体基板)的表面平行的方向上的磁阻效应元件400的下部(基板侧、电极40侧)的尺寸X2，比相对于基板的表面平行的方向上的磁阻效应元件400的上部(基板的相反侧、电极49侧)的尺寸X1大。

[0056] 磁阻效应元件400包括层叠体10。层叠体10至少包括两个磁性层11、13和非磁性层12。层叠体10设置于两个电极40、49之间。在本实施方式的磁阻效应元件400中，基板侧的电极40被称为下部电极40，相对于基板侧相反侧的电极49被称为上部电极49。

[0057] 一方的磁性层11设置于下部电极40与非磁性层12之间。另一方的磁性层13设置于非磁性层12与上部电极49之间。非磁性层12设置于两个磁性层11、13之间。

[0058] 磁隧道结在磁性层11、13与非磁性层12之间形成。在本实施方式中，包括磁隧道结的磁阻效应元件被称为MTJ元件。

[0059] 在MTJ元件400中，非磁性层12被称为隧道势垒层12。隧道势垒层12例如为绝缘膜。

[0060] 两个磁性层11、13具有磁化。一方的磁性层11是磁化的方向为可变的磁性层。另一方的磁性层13是磁化的方向为不变的磁性层。以下，磁化的方向为可变的磁性层11被称为存储层11，磁化的方向为不变的磁性层13被称为参照层13。存储层11有时也被称为自由层或磁化自由层。参照层13有时也被称为钉扎(pin)层、被钉扎(pinned)层、磁化固定层或磁化不变层。

[0061] 此外，磁性层11的磁化的方向“可变”指的是：在向MTJ元件400供给了用于使存储层11的磁化的方向反转的电流或电压的情况下，在该电流/电压的供给的前后，磁性层13的磁化的方向发生变化。另一方面，参照层13的磁化的方向“为不变”或“为固定状态”指的是：在向MTJ元件400供给了用于使存储层11的磁化的方向反转的电流或电压的情况下，在该电流/电压的供给的前后，参照层13的磁化的方向不发生变化。使得参照层13的磁化的方向不变地，分别控制存储层11的磁化反转阈值和参照层13的磁化反转阈值。例如，如果存储层与参照层为相同的材料系，为了控制磁化反转阈值，则使参照层13的膜厚比存储层11的膜厚厚。

[0062] 例如，存储层11和参照层13是具有垂直磁各向异性的磁性层。存储层11的磁化和参照层13具有相对于磁性层11、13的层面大致垂直的磁化。磁性层11、13的磁化方向(易磁化轴方向)是相对于两个磁性层11、13的层叠方向大致平行的方向。存储层11的磁化根据应该存储的数据朝向上部电极侧或下部电极侧中的任一方。参照层13的固定状态的磁化按上部电极侧或下部电极侧中的任一方的方向被设定(固定)。

[0063] 存储层11含有例如钴铁硼(CoFeB)或硼化铁(FeB)。隧道势垒层12是例如氧化镁或含有氧化镁的绝缘性化合物。参照层13含有例如钴铁硼(CoFeB)或硼化铁(FeB)。另外，参照层13也可以含有钴铂(CoPt)、钴镍(CoNi)或钴钯(CoPd)。例如，参照层13是使用这些材料的合金膜或人工晶格膜。

[0064] 移变消除(shift cancel)层19在层叠体10内设置于参照层13与上部电极49之间。移变消除层19是用于降低参照层13的漏磁场的磁性层。移变消除层19的磁化的方向与参照层13的磁化的方向相反。由此，可抑制以参照层13的漏磁场为起因的、对存储层11的磁化的不良影响(例如，磁场移变)。例如，移变消除层19的材料与参照层13的材料相同。

[0065] 例如，参照层13的磁化的方向和移变消除层19的磁化的方向通过SAF(synthetic Antiferromagnetic：合成反铁磁性)结构而被设定为彼此相反的方向。

[0066] 在SAF结构中，中间层190设置于参照层13与移变消除层19之间。通过中间层190，参照层13与移变消除层19反铁磁性地耦合。中间层190是例如钌(Ru)等非磁性金属膜。此外，包括磁性层11、19和中间层190的层叠体(SAF结构)有时也被称为参照层。

[0067] 在图4的MTJ元件400中，存储层11位于比参照层13靠基板侧的位置。存储层11设置于参照层13与基板之间。例如，相对于基板的表面平行的方向上的存储层11的尺寸比相对于基板的表面平行的方向上的参照层13的尺寸大。

[0068] MTJ元件400的电阻状态(电阻值)根据存储层11的磁化的方向与参照层13的磁化的方向的相对的关系(磁化排列)而变化。

[0069] 在存储层11的磁化的方向与参照层13的磁化的方向相同的情况下(在MTJ元件400的磁化排列是平行排列状态的情况下)，MTJ元件400具有第1电阻值R1。在存储层11的磁化的方向与参照层13的磁化的方向不同的情况下(在MTJ元件400的磁化排列是反平行排列状态的情况下)，MTJ元件400具有比第1电阻值R1高的第2电阻值R2。

[0070] 在本实施方式中，MTJ元件400中的平行排列状态也被记为P状态，MTJ元件400中的反平行排列状态也被记为AP状态。

[0071] 例如，在存储单元MC存储1位的数据(“0”数据或“1”数据)的情况下，相对于具有第1电阻值R1的状态(第1电阻状态)的MTJ元件400，使第1数据(例如，“0”数据)相关联。相对于具有第2电阻值R2的状态(第2电阻状态)的MTJ元件400，使第2数据(例如，“1”数据)相关联。

[0072] MTJ元件400也可以是面内磁化型的MTJ元件。在面内磁化型的MTJ元件中，存储层11和参照层13的磁化朝向相对于磁性层11、13的层叠方向垂直的方向。在面内磁化型MTJ元件中，存储层和参照层的易磁化轴方向是相对于磁性层11、13的层面平行的方向。

[0073] 例如，层(以下被称为基底层)30设置于下部电极40与磁性层11之间。基底层30是能够提升磁性层13的特性(例如，磁性层的磁特性和/或结晶性)和/或磁隧道结的特性的层。

[0074] 例如，基底层30可以是某材料的单层膜，也可以是包括材料不同的多个膜的多层膜。基底层30含有金属、硼化物、氧化物以及氮化物等中的至少一者。例如，在基底层30中使用的金属选自铝(Al)、铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)、钪(Sc)、钇(Y)、镧(La)、硅(Si)、锆(Zr)、铪(Hf)、钨(W)、铬(Cr)、钼(Mo)、铌(Nb)、钛(Ti)、钽(Ta)以及钒(V)等。例如，这些金属的硼化物、氧化物以及氮化物被用于基底层30。用于基底层30的各种化合物可以是二元化合物，也可以是三元化合物。

[0075] 上部电极49设置于磁隧道结10的上方。上部电极49设置于移变消除层19上。上部电极49的材料含有例如钨(W)、钽(Ta)、氮化钽(TaN)、钛(Ti)以及氮化钛(TiN)等中的至少一种。

[0076] 下部电极40设置于磁隧道结10的下方。下部电极40设置于基底层30的底部侧。下部电极40的材料含有例如钨、钽、氮化钽、钛以及氮化钛等中的至少一种。

[0077] 各电极40、49可以是单层结构，也可以是多层结构。

[0078] 例如，绝缘膜(以下，也被称为保护膜、侧壁膜、侧壁绝缘膜)50覆盖MTJ元件400的侧面。保护膜50的材料选自例如氮化硅、氮化铝以及氧化铝等。保护膜50可以是单层膜，也可以是多层膜。在基底层30中使用的材料的绝缘性化合物也可以用于保护膜20的材料。不过，也可以不设置保护膜50。

[0079] 此外，在本实施方式的磁存储器的磁阻效应元件400中，也可以不设置存储层11与下部电极40之间的基底层。另外，在本实施方式中，移变消除层19也可以不设置于上部电极49与参照层13之间。

[0080] ＜存储单元的结构例＞

[0081] 图5是示出本实施方式的MRAM的存储单元的结构例的剖面图。

[0082] 如图5所示，存储单元MC设置于半导体基板9上。

[0083] 单元晶体管600设置于半导体基板9的有源区域(半导体区域)AA内。有源区域AA是由半导体基板9内的绝缘层90划分出的半导体区域(半导体层)。

[0084] 单元晶体管600是任意类型的晶体管。例如，单元晶体管600是平面结构的场效应晶体管、像FinFET那样的三维结构的场效应晶体管、或者具有埋入栅结构的场效应晶体管。以下，例示具有平面结构的单元晶体管。

[0085] 在单元晶体管600中，栅电极61经由栅绝缘膜62设置于有源区域AA上方。栅电极61沿X方向(晶体管的栅宽度方向)延伸。栅电极61作为字线WL而发挥功能。

[0086] 在单元晶体管600中，两个源/漏区域63A、63B设置于有源区域AA内。两个源/漏区域63A、63B在Y方向(晶体管的栅长度方向)上排列。

[0087] 接触插塞78设置于源/漏区域63B上。作为源线bBL的配线(金属膜)79设置于接触插塞78上。

[0088] 接触插塞70、71设置于源/漏区域63A上。接触插塞70设置于层间绝缘膜80内。接触插塞70与源/漏区域63A直接接触。例如，接触插塞70的底面的一部分与元件分离区域内的绝缘层90直接接触。

[0089] 接触插塞71设置于层间绝缘膜81内。并且设置于接触插塞70上。接触插塞71层叠于接触插塞70的上表面上。

[0090] 导电层72设置于MTJ元件400与接触插塞71之间。

[0091] MTJ元件400在Z方向(相对于基板9的表面垂直的方向)上设置于接触插塞71上方。MTJ元件400设置于层间绝缘膜82内。MTJ元件400在相对于基板9的表面垂直的方向(Z方向)上与含有Cu的接触插塞71上下重叠。

[0092] 如上所述，MTJ元件400包括两个电极40、49和两个电极40、49间的层叠体10。层叠体10是具有磁隧道结的多层膜。

[0093] 电极40经由导电层72设置于接触插塞71上方。电极49经由层叠体10设置于电极40上方。在电极49上设置有接触插塞(过孔插塞)74。作为位线BL的配线(金属膜)75设置于接触插塞74上和层间绝缘膜82上。

[0094] 例如，图4的MTJ元件400的存储层11经由含有Ta的导电层72(和下部电极40)而与含有Cu的接触插塞71相邻。

[0095] 保护膜50设置于MTJ元件400与层间绝缘膜82之间。

[0096] 此外，图5是简易地示出磁阻效应元件的结构的图。因此，在图5中，层叠体(磁隧道结)10和电极40、49也被简化地示出。另外，图5中所示的保护膜50的形状可以适当调整。

[0097] 在本实施方式中，在MTJ元件400与单元晶体管600之间设置有两个接触插塞(以下，也被称为插塞或部分)70、71。接触插塞71在相对于基板9的表面垂直的方向上层叠于接触插塞70上。

[0098] 接触插塞70的材料与接触插塞71的材料不同。

[0099] 接触插塞70是含有例如氮化钛(TiN)和钨(W)中的至少一方的导电体。

[0100] 例如，接触插塞70的膜厚(相对于基板9的表面垂直的方向上的尺寸)T1比单元晶体管600的栅电极61的膜厚与栅绝缘膜62的膜厚的合计值厚。

[0101] 接触插塞71是含有铜(Cu)的导电体(以下，也被称为Cu含有层)。例如，接触插塞71使用Cu层、Cu合金层或导电性Cu化合物层而形成。此外，在含有Cu的合金/化合物用于接触插塞71的情况下，优选，与接触插塞71内所含有的多个元素有关的铜的比率(组成比)为形成插塞71的多个元素的所有组成的一半以上。

[0102] 接触插塞71的膜厚(相对于基板9的表面垂直的方向上的尺寸)T2具有例如5nm以上且100nm以下的尺寸。接触插塞71的膜厚(高度)可以根据MTJ元件400的尺寸(例如，相对于基板9的表面垂直的方向上的尺寸)来适当调整。例如，接触插塞71的膜厚T2为接触插塞70的膜厚T1以下。

[0103] 使用镶嵌法，接触插塞71以自对准的方式形成于层间绝缘膜(绝缘层)81内。接触插塞71设置于层间绝缘膜81内的槽810内。接触插塞71的剖面形状(例如，沿Y-Z方向的剖面的形状)与槽810的剖面形状实质上相同。

[0104] 相对于基板9的表面平行的方向上的接触插塞71的尺寸(例如，Y方向的尺寸)D2与相对于基板9的表面平行的方向上的槽810的尺寸实质上相同。接触插塞71的尺寸D2比相对于基板9的表面平行的方向上的MTJ元件400的尺寸(例如，尺寸X2)大。另外，接触插塞71的尺寸D2比相对于基板9的表面平行的方向上的接触插塞70的尺寸D1大。

[0105] 尺寸D2与接触插塞71的最大尺寸(例如，MTJ元件侧的尺寸)对应。尺寸D1与接触插塞71的最大尺寸(例如，MTJ元件侧的尺寸)对应。关于各接触插塞70、71的尺寸，在接触插塞具有梯形的剖面形状的情况下，接触插塞的上部侧(MTJ元件侧)的尺寸比接触插塞的下部侧(基板侧)的尺寸大。

[0106] 例如，沿相对于基板9的表面垂直的方向的接触插塞71的中心轴，在相对于基板表面平行的方向(例如，Y方向)上，偏离沿相对于基板9的表面垂直的方向的MTJ元件400的中心轴。另外，沿相对于基板9的表面垂直的方向的接触插塞71的中心轴，在相对于基板表面平行的方向(例如，Y方向)上，偏离沿相对于基板9的表面垂直的方向的接触插塞70的中心轴。不过，接触插塞71的中心轴也可以与MTJ元件400的中心轴和接触插塞70的中心轴中的至少一方一致。

[0107] 导电层72设置于接触插塞(Cu含有层)71与MTJ元件400的下部电极40之间。导电层72含有钽。导电层72的膜厚(相对于基板9的表面垂直的方向上的尺寸)具有例如2nm以上且5nm以下的尺寸。导电层72的膜厚可以根据MTJ元件400的尺寸来适当调整。

[0108] 例如，导电层72是非晶状态的钽层。不过，钽的层72也可以是结晶层。此外，导电层72只要是含有钽的导电体(以下，也被称为Ta含有层)即可。因此，导电层72也可以含有钽以外的元素(例如，硅和/或锗等)。不过，优选，与导电层72内所含有的多个元素有关的钽的比率(组成比)为形成导电层72的多个元素的所有组成的一半以上。

[0109] 此外，导电层72也可以被视为接触插塞的一部分。在该情况下，接触插塞具有Cu含有层71与Ta含有层72的层叠结构。

[0110] 像这样，在本实施方式的磁存储器(例如，MRAM)存储单元中，多个接触插塞70、71将磁阻效应元件(例如，MTJ元件)400连接于单元晶体管600。第2接触插塞(插塞、部分)71在相对于基板9的表面垂直的方向上层叠于第1接触插塞70上。第2接触插塞71含有铜。

[0111] 在本实施方式中，磁阻效应元件400设置于在相对于基板9的表面垂直的方向上与含有Cu的接触插塞71重叠的位置上。导电层72设置于磁阻效应元件400与接触插塞71之间。导电层72含有钽。

[0112] 由此，在本实施方式的磁存储器中，磁阻效应元件和磁存储器的特性提升。

[0113] 此外，在本实施方式中，包括磁阻效应元件400的MRAM的动作可以适当地应用公知的数据的写入动作(例如，使用了磁场写入方式和/或Spin Torque Transfer(STT方式)等的数据的写入)和公知的数据的读出动作(例如，使用了DC方式、参照单元方式和/或自参照方式等的数据的读出)。因此，在本实施方式中，省略包括本实施方式的MTJ元件400的MRAM的动作的说明。

[0114] (b)制造方法

[0115] 参照图6～图17对本实施方式的磁存储器的制造方法进行说明。此外，在此也适当地参照图3～图5。

[0116] 图6～图17是示出本实施方式的磁阻效应元件(MTJ元件)的制造方法的各工序的剖面工序图。

[0117] 如图6所示，单元晶体管(场效应晶体管)600通过公知的半导体工艺而形成于半导体基板9的有源区域AA上。

[0118] 绝缘层(层间绝缘膜)80Z使用CVD(Chemical Vapor Deposition：化学气相沉积)法那样的膜形成技术并以覆盖单元晶体管600的方式形成于半导体基板9上。绝缘层80Z是例如氧化硅(SiO2)层。

[0119] 具有预定的图形999的掩模层(例如，抗蚀剂掩模)99形成于绝缘层80Z上。掩模层99的图形999通过公知的光刻技术和蚀刻技术来形成。例如，掩模层99具备具有圆形的俯视形状的开口图形999。开口图形999形成于接触插塞的形成区域内。

[0120] 如图7所示，基于掩模层99的图形999，绝缘层的蚀刻通过例如RIE(Reactive ion etching：反应离子蚀刻)来执行。

[0121] 由此，接触孔801形成于绝缘层80内。单元晶体管600的源/漏区域(扩散层)63A、63B的一部分经由接触孔801露出。

[0122] 如图8所示，在除去掩模层后，导电体70Z以埋入接触孔内的方式形成于绝缘层80上。导电体70Z含有例如氮化钛(TiN)和钨(W)中的至少一方。导电体70Z也可以是氮化钛与钨的层叠结构。

[0123] 将绝缘层81的上表面用作阻挡层，来对导电体70Z执行CMP(Chemical MechanicalPolishing：化学机械研磨)法那样的平坦化处理。此外，在该工序中，绝缘层81的上表面根据CMP的条件有时也稍微被削去。

[0124] 由此，如图9所示，接触插塞70、78形成于层间绝缘膜80内。接触插塞70、78分别与单元晶体管600的源/漏区域63A、63B接触。接触插塞70、78通过镶嵌法来形成。镶嵌结构的接触插塞70、78以自对准的方式形成于层间绝缘膜80内的接触孔(槽)。

[0125] 在本实施方式中，如以下的图10～图17所示，含有铜的接触插塞(Cu含有层)71使用镶嵌法而形成于接触插塞70上方。

[0126] 如图10所示，在形成基于公知的配线形成工艺的源线bBL(导电层79)后，将绝缘层81Z形成于绝缘层80和接触插塞70上。绝缘层81Z的膜厚根据要在此后的工序中形成的接触插塞的尺寸(高度)和MTJ元件的尺寸来适当地设定。

[0127] 在绝缘层81Z上形成掩模层98。掩模层98在接触插塞的形成预定位置具有开口图形998。开口图形998形成于在相对于基板9的表面垂直的方向上与接触插塞70部分地重叠的位置。

[0128] 基于掩模层98的图形998，通过例如RIE来蚀刻绝缘层81。

[0129] 由此，如图11所示，在绝缘层81内形成接触孔810。由孔810内的绝缘层81的侧壁、接触插塞70的上表面以及层间绝缘膜89的上表面在绝缘层81内形成镶嵌槽810。

[0130] 如图12所示，导电体710例如通过溅射法并以埋入接触孔(镶嵌槽)810内的方式形成于绝缘层81上和接触插塞70上。例如，导电体710是Cu层或含有Cu的导电层。例如，含有Cu的导电层710是以Cu为主要成分的合金或化合物。

[0131] 如图13所示，对绝缘层81上的导电体(Cu或含有Cu的导电体)执行基于CMP法的平坦化处理。在平坦化处理中，绝缘层81的上表面也可以用作用于对导电体的CMP的阻挡层。

[0132] 由此，含有Cu的接触插塞(Cu含有层)71以自对准的方式形成于绝缘层81的接触孔(槽)810内。

[0133] 例如，对接触插塞71的上表面(Cu含有层的露出面)执行回蚀处理。选择性地蚀刻接触插塞71。由此，接触插塞71的上表面的位置后退至比绝缘层81的上表面的位置靠绝缘层80侧(基板9侧)的位置。例如，接触插塞71形成为具有5nm以上且100nm以下的膜厚(高度)。

[0134] 如图14所示，导电层(导电体)720例如通过溅射法形成于接触插塞70上和绝缘层81上。导电层720的材料是例如钽(Ta)或含有钽的化合物。

[0135] 例如，对钽层(或钽含有层)720执行非晶化处理。由此，钽层72成为非晶状态。

[0136] 钽层720的非晶化处理通过离子注入来执行。例如，在离子注入的离子种类中使用硅(Si)和锗(Ge)中的至少一种。在该情况下，钽层72含有Si和/或Ge。此外，Si和Ge以外的离子种类(例如，氩)也可以在用于对导电层720的非晶化的离子注入中使用。此外，也可以通过离子注入以外的方法来执行对导电层720的非晶化处理。

[0137] 此后，对钽层(Ta含有层)720执行基于CMP法的平坦化处理(或回蚀处理)。在对钽层720的平坦化处理中，绝缘层81的上表面用作用于对钽层720的CMP的阻挡层。

[0138] 由此，钽层72在接触插塞71上以自对准的方式形成于绝缘层81的接触孔810内。例如，钽层72形成为具有2nm以上且5nm以下的膜厚。

[0139] 此外，也可以在对导电层720的CMP处理后执行对导电层720的非晶化处理。另外，也可以省略对导电层720的非晶化处理。

[0140] 如图15所示，用于形成MTJ元件的多个层40A、10A、49A形成于钽层53和绝缘层81上。

[0141] 导电层(下部电极)40A形成于钽层53上。层叠体10A例如通过溅射法形成于导电层40A的上表面上。

[0142] 层叠体10A例如从基板9侧依次包括基底层、第1磁性层(例如，存储层)、第1非磁性层(隧道势垒层)、第2磁性层(例如，参照层)、第2非磁性层(中间层)以及第3磁性层(例如，移变消除层)。此外，在层叠体10A中，基底层和第3磁性层中的至少一方也可以不形成。在不形成第3磁性层的情况下，可以也不形成第2非磁性层。

[0143] 硬掩模(例如，导电层)49A形成于层叠体10A上。例如，硬掩模49A在相对于基板9的表面垂直的方向上配置在接触插塞71上方。

[0144] 硬掩模49A通过光刻技术和蚀刻技术而具有预定的图形。硬掩模49A基于应该形成的MTJ元件的形状被进行图形化。硬掩模49A的材料是选自例如钨、钽、氮化钽、钛以及氮化钛中的1种以上。

[0145] 将硬掩模49A用作掩模来对层叠体10Z和基底层30Z执行蚀刻。

[0146] 例如，层叠体10A和导电层40A通过离子束蚀刻被加工成与硬掩模49A对应的形状。一边使基板9旋转一边将离子束900从相对于基板9的表面倾斜的角度照射到层叠体10Z。

[0147] 此外，对层叠体10A和导电层40A的蚀刻的种类不限定于离子束蚀刻。

[0148] 由此，如图16所示，形成本实施方式的MRAM中的MTJ元件400。硬掩模被用作MTJ元件400的上部电极49。MTJ元件400在Z方向上相对于含有Cu的接触插塞71重叠的位置(接触插塞71的正上方)形成于导电层72上。

[0149] 如图17所示，例如，绝缘膜(保护膜)50A以覆盖MTJ元件400的方式形成。也可以是：在形成绝缘膜50A之前，为了MTJ元件400的侧面上的附着物的绝缘化而执行氧化处理和氮化处理中的至少一方。此外，也可以通过MTJ元件400的侧面上的附着物的绝缘化来在MTJ元件400的侧面上形成绝缘膜。

[0150] 如图5所示，绝缘层82以覆盖MTJ元件400的方式形成于绝缘层50、80以及MTJ元件400上。接触插塞(位线接触件)74形成于绝缘层82内。作为位线BL的导电层75形成于绝缘层82上和接触插塞74上。由此，位线BL经由接触插塞74连接于MTJ元件400。

[0151] 通过以上的工序，形成本实施方式的MRAM的存储单元。

[0152] 此后，通过执行预定的制造工序，结束本实施方式的MTJ元件和包括本实施方式的MTJ元件的MRAM的制造工序。

[0153] (c)总结

[0154] 如上所述，在本实施方式的MRAM中，层叠结构的接触插塞(两个接触插塞)将磁阻效应元件连接于单元晶体管。

[0155] 在磁阻效应元件与单元晶体管之间的层叠结构的接触插塞中，第2接触插塞71在相对于基板表面垂直的方向上层叠于第1接触插塞70上。第2接触插塞71的材料与第1接触插塞70的材料不同。

[0156] 层叠的两个接触插塞中的磁阻效应元件400侧的第2接触插塞71是含有铜(Cu)的导电体(例如，Cu层、Cu合金或导电性Cu化合物)。接触插塞71通过镶嵌法形成。接触插塞51是具有镶嵌结构的Cu含有层71。

[0157] 导电层72设置于镶嵌结构的Cu含有层51与磁阻效应元件400的下部电极40之间。

[0158] 镶嵌结构的Cu含有层51具有较平坦的上表面。磁阻效应元件400内的各层11、12、13可以形成于较平坦的层51上。因此，可以形成较平坦/均匀的磁性层和隧道势垒层。因此，磁阻效应元件400内的磁性层的特性和隧道势垒层的特性提升。

[0159] 结果，在本实施方式的磁存储器中，磁阻效应元件的特性(例如，MR比、数据保持特性等)提升。

[0160] Cu具有较高的导热性。在进行写入动作时和读出动作时，以在存储单元内流动的电流为起因，而有可能在磁阻效应元件400产生热。在本实施方式中，能够通过含有Cu的接触插塞71将在磁阻效应元件400产生的热较高效地散发。

[0161] 因此，本实施方式的磁存储器能够抑制以热为起因的磁阻效应元件的动作的错误(例如，热干扰)。

[0162] 结果，本实施方式的磁存储器能够提升存储器的动作特性。

[0163] 另外，Cu具有较低的电阻(电阻率)。因此，能够以较高的效率来对磁阻效应元件供给电流(电子和自旋)。另外，在Cu和Ta等材料(例如，抗磁性体)与磁性体(例如，铁磁性体)相邻(接合)的情况下，产生较大的自旋轨道相互作用，能够更有效地向磁阻效应元件供给自旋的作用。

[0164] 因此，在像例如STT-MRAM那样使用自旋的作用来控制磁阻效应元件的磁化排列的磁存储器中，通过在连接于磁阻效应元件的(供给电流的)导电体中使用含有Cu和/或Ta的材料，能够更有效地将自旋转矩向磁阻效应元件(MTJ元件)给予。

[0165] 由此，本实施方式能够提升作为存储元件的磁阻效应元件的特性和磁存储器的特性。

[0166] 与此相伴地，本实施方式能够提升磁存储器的可靠性和制造成品率。

[0167] 如上所述，根据实施方式的磁存储器，能够提升磁存储器和磁性器件(磁阻效应元件)的特性。

[0168] (2)变形例

[0169] 参照图18和图19对实施方式的磁存储器的变形例进行说明。

[0170] ＜变形例1＞

[0171] 参照图18对实施方式的磁存储器的变形例1进行说明。

[0172] 图18是用于说明变形例1的磁存储器(例如，MRAM)的示意性的剖面图。

[0173] 如图18所示，导电层不设置于MTJ元件400与含有Cu的接触插塞71X之间。

[0174] 在本例中，MTJ元件400的下部电极40与含有Cu的接触插塞(例如，Cu层)71X直接接触。接触插塞71X的膜厚与层间绝缘膜81的膜厚实质上相同。

[0175] 图18的MRAM能够得到基于层叠结构的接触插塞中的含有Cu的接触插塞(Cu含有层)的上述的效果。

[0176] 此外，在本变形例中，磁性层(移变消除层)19和基底层30中的至少一方也可以不设置于磁阻效应元件400内。

[0177] ＜变形例2＞

[0178] 参照图19对实施方式的磁性器件的变形例2进行说明。

[0179] 图19是用于说明实施方式的磁性器件的示意性的剖面图。

[0180] 如图19所示，在本实施方式的MRAM的MTJ元件400X中，存储层11X设置于上部电极49侧，参照层13X(和移变消除层19X)设置于下部电极40侧。

[0181] 在变形例2的MTJ元件400X中，参照层13X位于比存储层11X靠接触插塞(Cu含有层)71侧的位置。参照层13X设置于存储层11X与导电层72之间(隧道势垒层12X与下部电极40之间)。存储层11X设置于隧道势垒层12X与上部电极49之间。

[0182] 例如，相对于基板9的表面平行的方向上的参照层13X的尺寸，比相对于基板9的表面平行的方向上的存储层11X的尺寸大。

[0183] 图19的MRAM能够得到基于层叠结构的接触插塞中的含有Cu的接触插塞(Cu含有层)和导电层72的上述的效果。

[0184] 此外，在本例中也是：磁性层(移变消除层)19和基底层30中的至少一方也可以不设置于磁阻效应元件400X内。

[0185] (3)其他

[0186] 在上述的实施方式中，示出设置有场效应晶体管作为存储单元的选择器(开关元件)的例子。选择器也可以是例如两端子间开关元件。在向两端子间施加的电压为阈值以下的情况下，该开关元件为“高电阻”状态，例如为电不导通状态。在向两端子间施加的电压为阈值以上的情况下，开关元件变成“低电阻”状态，例如变成电导通状态。也可以是：无论电压为哪种极性，开关元件都具有该功能。在该开关元件中也可以含有选自由Te、Se以及S构成的组中的至少1种以上的硫属元素。或者，也可以含有作为含有上述硫属元素的化合物的硫属化物。该开关元件，除此之外，也可以含有选自由B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sb构成的组中的至少1种以上的元素。

[0187] 这样的两端子间开关元件像上述的实施方式那样，经由两个接触插塞连接于磁阻效应元件。两个接触插塞中的磁阻效应元件侧的接触插塞含有铜。在磁阻效应元件与含有铜的接触插塞之间也可以设置导电层(例如含有钽的层)。

[0188] 在实施方式中，例示出本实施方式的磁存储器为MRAM的情况。不过，本实施方式的磁存储器也可以应用于MRAM以外的磁存储器。另外，本实施方式的磁存储器也可以应用于存储器件以外的装置。

[0189] 对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而示出的，并非意在限定发明的范围。这些新颖的实施方式可以以其他各种各样的方式实施，在不脱离发明的要旨的范围内可以进行各种省略、替换、变更。这些实施方式、其变形包含于发明的范围、要旨中，并且包含于技术方案所记载的发明及与其等同的范围中。

标题	发布/更新时间	阅读量
存储器-专利编号CN1403928A	2020-05-12	894
磁存储器-专利编号CN110895951A	2020-05-11	978
存储器-专利编号CN1627437A	2020-05-11	88
存储器-专利编号CN1204506C	2020-05-11	435
磁存储器和存储器系统-专利编号CN108091358A	2020-05-12	863
存储器装置-专利编号CN106531219B	2020-05-13	665
存储器设备-专利编号CN107833590A	2020-05-13	982
存储器件-专利编号CN104239265A	2020-05-12	236
存储器装置-专利编号CN109542334A	2020-05-13	98
磁存储器-专利编号CN110890117A	2020-05-11	788

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