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1. 发明申请

WO2019146623A1 MARCHING MEMORY AND COMPUTER SYSTEM 审中-公开
公开(公告)号：WO2019146623A1
公开(公告)日：2019-08-01
申请号：PCT/JP2019/002020
申请日：2019-01-23
申请人： NAKAMURA Tadao , FLYNN Michael J.
发明人： NAKAMURA Tadao , FLYNN Michael J.
IPC分类号： G11C19/18
摘要： A marching memory (31) includes an alternating periodic array of odd-numbered columns (U 1 , U 2 ,........, U n-1 , U n ) and even-numbered columns (Ur 1 , Ur 2 ,........, Ur n-1 , Ur n ). Each of the odd-numbered columns (U 1 , U 2 ,........, U n-1 , U n ) has a sequence of front-stage cells aligned along a column direction so as to store a set of moving information of byte size or word size. And each of the even-numbered columns (Ur 1 , Ur 2 ,........, Ur n-1 , Ur n ) has a sequence of rear-stage cells aligned along a column direction so as to store the set of moving information, so that the set of moving information can be transferred synchronously, step by step, along a direction orthogonal to the column direction.

2. 发明申请

WO99057729A1 METHOD AND APPARATUS FOR SEQUENTIAL MEMORY ADDRESSING 审中-公开
标题翻译：用于顺序存储器寻址的方法和装置
公开(公告)号：WO99057729A1
公开(公告)日：1999-11-11
申请号：PCT/US1999/009849
申请日：1999-05-06
IPC分类号： G11C8/04 , G11C19/18 , G11C19/28
CPC分类号： G11C8/04 , G11C19/184 , G11C19/28
摘要： Circuits for sequentially addressing memory locations in time with pulses received from a clock are disclosed. The circuits may provide a positive voltage output signal at successive output nodes (A, B, C, D, E) associated with corresponding stages in the circuit responsive to the application of a clock signal (CLOCK, -CLOCK) to the circuit stages. The circuit may comprise at least first and second stages wherein said first stage (100) comprises means Q1, QA, C1) for providing a positive voltage signal at a first output node (A) in the first stage in response to application of a first positive clock pulse (CLOCK) to the first stage, and wherein said second stage comprises means for providing a positive voltage signal at a second output node (B) in the second stage in response to application of a second posivitive clock pulse (-CLOCK) to the second stage. Addressing of memory locations that contain pixel information for a video display is one particular application in which sequential addressing may be required. Sequential addressing is useful in video applications because it permits sequential selection of the pixel rows and columns that make up the display screen. Sequential scanning of the memory locations for screen information can be carried out in conjunction with the scanning of an electron source across the screen of the display.
摘要翻译：公开了用于从时钟接收的脉冲随时间地寻址存储器位置的电路。电路可以响应于向电路级施加时钟信号（CLOCK，-CLOCK）而在与电路中的相应级相关联的连续输出节点（A，B，C，D，E）处提供正电压输出信号。电路可以包括至少第一和第二级，其中所述第一级（100）包括用于在第一级中的第一输出节点（A）处提供正电压信号的装置Q1，QA，C1A，以响应于第一级正时钟脉冲（CLOCK）到第一级，并且其中所述第二级包括用于响应于施加第二定时时钟脉冲（-CLOCK）在第二级中的第二输出节点（B）处提供正电压信号的装置，到第二阶段包含视频显示的像素信息的存储器位置的寻址是可能需要顺序寻址的一个特定应用。顺序寻址在视频应用中非常有用，因为它允许顺序选择组成显示屏的像素行和列。可以结合扫描显示器屏幕上的电子源来执行屏幕信息的存储单元的连续扫描。

3. 发明申请

WO2020042896A1 用于amoled平板子像素的一位存储器电路审中-公开
公开(公告)号：WO2020042896A1
公开(公告)日：2020-03-05
申请号：PCT/CN2019/100232
申请日：2019-08-12
申请人：南京观海微电子有限公司
发明人：王磊
IPC分类号： G11C19/18
摘要：一种用于amoled平板子像素的一位存储器电路，该电路在现有一位存储器电路的基础上增加了辅助锁存电路和控制开关；控制开关用于控制辅助锁存电路的启用；在控制开关导通时，辅助锁存电路与现有一位存储器中的压控电流MOS管和发光二极管一同构成锁存器，用于对现有存储器电路中的电容上存储的电压进行锁存。该一位存储器电路合理利用了现有电路中的元件，减少了实现锁存功能所需的额外元件；同时可以自由在低画质和高画质模式间切换，且在低画质模式画面不变的情况下，可以大幅降低系统功耗提升系统续航时间。

4. 发明申请

WO2016073078A1 ORGANIC LIGHT-EMITTING DIODE DISPLAY WITH LUMINANCE CONTROL 审中-公开
标题翻译：有机发光二极管显示器带有灯光控制
公开(公告)号：WO2016073078A1
公开(公告)日：2016-05-12
申请号：PCT/US2015/052364
申请日：2015-09-25
申请人： APPLE INC.
发明人： GUPTA, Vasudha , LIN, Chin-Wei , CHANG, Shih Chang , TSAI, Tsung-Ting , PARK, Young Bae
IPC分类号： G09G3/32 , G09G3/20 , G11C19/18 , G11C19/28 , H03K5/15
CPC分类号： G09G3/3233 , G09G3/2011 , G09G3/2014 , G09G3/2081 , G09G3/3225 , G09G3/3266 , G09G2310/0286 , G09G2310/08 , G09G2320/0233 , G09G2330/028 , G09G2360/16 , G11C19/184 , G11C19/28 , H03K5/15093
摘要： An organic light-emitting diode display may have an array of pixel circuits. Each pixel circuit may contain an organic light-emitting diode that emits light, a drive transistor that controls current flow through the diode, and additional transistors such as switching transistors for loading data into the pixel circuit and emission transistors for enabling and disabling current flow through the drive transistor and diode. Gate driver circuitry may produce emission control signals that control the emission transistors. Display driver circuitry may generate a start signal with a digitally controlled pulse width. The start signal may be applied to shift register circuitry in the gate driver circuitry. The pulse width of the start signal may be adjusted to adjust the luminance of the display.
摘要翻译：有机发光二极管显示器可以具有像素电路阵列。每个像素电路可以包含发射光的有机发光二极管，控制通过二极管的电流的驱动晶体管，以及诸如用于将数据加载到像素电路中的开关晶体管和用于启用和禁用电流流过的发射晶体管的附加晶体管驱动晶体管和二极管。栅极驱动器电路可以产生控制发射晶体管的发射控制信号。显示驱动器电路可以产生具有数字控制脉冲宽度的起始信号。启动信号可以被施加到栅极驱动器电路中的移位寄存器电路。可以调节起始信号的脉冲宽度以调节显示器的亮度。

5. 发明申请

WO01097162A1 MEMORY DEVICE 审中-公开
标题翻译：内存设备
公开(公告)号：WO01097162A1
公开(公告)日：2001-12-20
申请号：PCT/GB2001/002677
申请日：2001-06-15
IPC分类号： B42D15/10 , G06K19/07 , G06K19/077 , G11C19/18 , G06K7/08
CPC分类号： G11C19/18
摘要： The invention provides a memory device (10) operable to receive an input signal and to generate a corresponding data bearing output signal in response, the device including a series of circuit stages (200) operable to be triggered by the input signal at a first stage of the series (stage 1) thereby causing a sequential triggering of stages along the series to a last stage of the series to generate the output signal, the data represented in time durations taken for each stage in the series to trigger a subsequent stage in the series. Sequential triggering of the stages generates a data bearing output signal for output from the device (10). The device (10, 800) can be modified to repetitively output the data in response to the input signal. Moreover, the device (900, 940) can be adapted to provide a delay before repeating the data, thereby coping with contention when several of the devices (900, 940) are operating within range of one another.
摘要翻译：本发明提供了一种可操作以接收输入信号并响应于产生相应的数据承载输出信号的存储器件（10），该器件包括一系列电路级（200），可操作以在第一级由该输入信号触发（阶段1），从而导致顺序地触发沿着该系列的阶段到该系列的最后阶段以产生输出信号，该数据表示在该系列中的每个阶段所花费的时间持续时间以触发该系列中的后续阶段系列。级的顺序触发产生用于从装置（10）输出的数据承载输出信号。可以修改设备（10,800）以响应于输入信号重复地输出数据。此外，设备（900,940）可以适于在重复数据之前提供延迟，从而当多个设备（900,940）在彼此的范围内操作时，应对竞争。

6. 发明申请

WO2010015621A1 REGISTRE A DECALAGE A TRANSISTORS A EFFET DE CHAMP 审中-公开
标题翻译：基于场效应晶体管的移位寄存器
公开(公告)号：WO2010015621A1
公开(公告)日：2010-02-11
申请号：PCT/EP2009/060083
申请日：2009-08-04
申请人： THALES , LEBRUN, Hugues , KRETZ, Thierry , HORDEQUIN, Chantal
发明人： LEBRUN, Hugues , KRETZ, Thierry , HORDEQUIN, Chantal
IPC分类号： G11C19/28 , G11C19/18
CPC分类号： G11C19/28 , G11C19/184
摘要： Dans un registre à décalage, chaque étage E n prévu pour piloter une ligne de sortie R(n) correspondante, comprend un transistor T5 de même technologie et de même polarité que le transistor de sortie T3 qui pilote la ligne de sortie. Ce transistor est connecté de manière à être soumis à des conditions de polarisation similaire que le transistor de sortie, en sorte que sa tension de seuil, identique en début de vie à celle du transistor de sortie, dérive aussi vite ou plus vite. Ce transistor T5 est utilisé pour ajuster la tension de précharge V1' de la grille g3 du transistor de sortie T3 à ses performances de conduction pendant la phase de précharge et ou de sélection. Application aux écrans plats à matrice active intégrée.
摘要翻译：在移位寄存器中，被设计成控制相应的输出线R（n）的每个级En包括与控制输出线的输出晶体管T3相同技术和极性相同的晶体管T5。该晶体管被连接以便对输出晶体管施加相似的偏置条件，使得其在寿命开始时相当于输出晶体管的阈值电压在快速或更快速地漂移。该晶体管T5用于在预充电阶段和/或选择阶段期间将输出晶体管T3的栅极g3的预充电电压V1'调整为其导通性能。应用于集成有源矩阵平板屏幕。

7. 发明申请

WO2007143074A3 BOOSTED CHARGE TRANSFER PIPELINE 审中-公开
标题翻译：增压充电管道
公开(公告)号：WO2007143074A3
公开(公告)日：2008-04-03
申请号：PCT/US2007012906
申请日：2007-05-31
申请人： KENET INC , ANTHONY MICHAEL P
发明人： ANTHONY MICHAEL P
IPC分类号： G11C19/18 , G11C7/10 , G11C19/28
CPC分类号： G11C19/186 , G11C19/285
摘要： A charge transfer circuit, such as a charge coupled device or other bucket brigade device, which incorporates an amplifier to assist with charge transfer.
摘要翻译：电荷转移电路，例如电荷耦合器件或其他桶式装置，其结合放大器以辅助电荷转移。

8. 发明申请

WO2006100636A3 A SHIFT REGISTER CIRCUIT 审中-公开
标题翻译：移位寄存器电路
公开(公告)号：WO2006100636A3
公开(公告)日：2007-03-15
申请号：PCT/IB2006050854
申请日：2006-03-20
申请人： KONINKL PHILIPS ELECTRONICS NV , DEANE STEVEN C
发明人： DEANE STEVEN C
IPC分类号： G11C19/18 , G09G3/36 , G11C19/28
CPC分类号： G11C19/00 , G09G2300/0417 , G09G2310/0267 , G09G2310/0275 , G09G2310/0286 , G11C19/28
摘要： Each stage of a shift register circuit has a first input (Rn-i) connected to the output of a preceding stage, a drive transistor (Tdnve) for coupling a first clocked power line voltage (Pn) to the output (Rn) of the stage, a compensation capacitor (C-i) for compensating for the effects of a parasitic capacitance of the drive transistor, a first bootstrap capacitor (C2) connected between the gate of the drive transistor and the output (Rn) of the stage; and an input transistor (T,ni) for charging the first bootstrap capacitor (C2) and controlled by the first input (Rn-i). Each stage has an input section (10) coupled to the output (Rn-2) of the stage two (or more) stages before the stage having a second bootstrap capacitor (C3) connected between the gate of the input transistor (T,pi) and the first input (Rn-i). The use of two bootstrapping capacitors makes the circuit less sensitive to threshold voltage levels or variations, and enables implementation using amorphous silicon technology.
摘要翻译：移位寄存器电路的每个级具有连接到前级的输出端的第一输入端（Rn-i），用于将第一时钟的电源线电压（Pn）耦合到所述输出端的输出端（Rn）的驱动晶体管（Tdnve）用于补偿驱动晶体管的寄生电容的影响的补偿电容器（Ci）;连接在驱动晶体管的栅极与级的输出端（Rn）之间的第一自举电容器（C2）; 以及用于对第一自举电容器（C2）充电并由第一输入（Rn-i）控制的输入晶体管（T，ni）。每个级具有一个输入部分（10），该输入部分（10）耦合到阶段二（或更多）级的输出（Rn-2），在阶段之前具有连接在输入晶体管（T，pi）的栅极之间的第二自举电容器）和第一输入（Rn-i）。使用两个自举电容器使得电路对阈值电压电平或变化不太敏感，并且能够使用非晶硅技术实现。

9. 发明申请

WO01044928A1 REGISTER ARRANGEMENT FOR A MICROCOMPUTER WITH A REGISTER AND FURTHER STORAGE MEDIA 审中-公开
标题翻译：寄存器微电脑安排具有注册，并与其他基金MEMORY
公开(公告)号：WO01044928A1
公开(公告)日：2001-06-21
申请号：PCT/DE2000/003781
申请日：2000-10-26
IPC分类号： G06F7/00 , G06F9/30 , G06F9/34 , G06F9/46 , G06F9/48 , G06F15/78 , G11C19/18 , G11C19/28
CPC分类号： G06F9/30141 , G11C19/18 , G11C19/282
摘要： The invention relates to a register arrangement, for a microcomputer, with a register (1), which comprises at least one register bit (R1 to Rn) and further storage media, dedicated to the register (1) and in which the data content of the register (1) may be temporarily stored. According to the invention, in order to reduce the processing time for recovery of the data content of the register (1) and to keep the silicon area necessary for the register arrangement to a minimum, the further storage media should be arranged as at least one shift register (2), with at least two shift register cells (S1 to Sm), whereby the content of any shift register cell (S1 to Sm) may be transferred to a register bit (R1 to Rn) and, vice versa, the content of a register bit (R1 to Rn) may be transferred to any shift register cell (S1 to Sm).
摘要翻译：本发明涉及微型计算机的寄存器阵列，具有带有至少一个寄存器位（R1至Rn）的寄存器（1），并与附加的存储器装置相关联的寄存器（1）和其上Regsiters（1）高速缓存的数据内容是。为了减少一方面中，计算时间用于保存寄存器（1）的数据内容和但维持另一方面，用于寄存器安排尽可能低所需要的硅面积，所以建议的另外存储装置为至少移位寄存器（2）（具有至少两个移位寄存器单元S1到 SM）形成，可以由任何移位寄存器单元（S1至Sm）的寄存器位（内容R1至Rn的），反之亦然寄存器位，在任何移位寄存器单元（S1至Sm）的含量（R1至Rn）。

10. 发明申请

WO2006013542A3 A SHIFT REGISTER CIRCUIT 审中-公开
标题翻译：移位寄存器电路
公开(公告)号：WO2006013542A3
公开(公告)日：2006-05-04
申请号：PCT/IB2005052542
申请日：2005-07-28
申请人： KONINKL PHILIPS ELECTRONICS NV , DEANE STEVEN C
发明人： DEANE STEVEN C
IPC分类号： G09G3/36 , G11C19/18
CPC分类号： G09G3/3677 , G09G2310/0286 , G11C19/184
摘要： Each stage of a shift register circuit has a first input (R n-1 ) connected to the output of the preceding stage, a drive transistor ( T drive) for coupling a first clocked power line voltage (P n ) to the output (R n ) of the stage, a compensation capacitor (C 1 ) for compensating for the effects of a parasitic capacitance of the drive transistor, a first bootstrap capacitor (C 2 ) connected between the gate of the drive transistor and the output (R n ) of the stage; and an input transistor (T in1 ) for charging the first bootstrap capacitor (C 2 ) and controlled by the first input (R n-1 ). Each stage has an input section (10) coupled to the output (R n-2 ) of the stage two stages before the stage having a second bootstrap capacitor (C 3 ) connected between the gate of the input transistor (T in1 ) and the first input (R n-1 ). The use of two bootstrapping capacitors makes the circuit less sensitive to threshold voltage levels or variations, and enables implementation using amorphous silicon technology.
摘要翻译：移位寄存器电路的每个级具有连接到前一级的输出端的第一输入端（R SUB n-1），驱动晶体管（T驱动）用于将第一时钟的电源线电压（P SUB n N）耦合到电平的输出（R SUB> N），补偿电容器（C 1）用于补偿驱动晶体管的寄生电容的影响，连接在驱动晶体管的栅极和输出端之间的第一自举电容器（C SUB2＆lt; 2＆gt;）， n ）; 以及用于对第一自举电容器（C SUB2）进行充电并由第一输入（R SUB n-1）控制的输入晶体管（T in in1 < ）。每个级具有一个输入部分（10），该输入部分（10）在级具有第二自举电容器（C 3 3 N）之前耦合到级两级的输出端（R SUB n-2 N）连接在输入晶体管的栅极（T IN1 in1）和第一输入端（R SUB n-1）之间。使用两个自举电容器使得电路对阈值电压电平或变化不太敏感，并且能够使用非晶硅技术实现。

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