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1. 发明申请

WO2007085011A3 EFFICIENT MEMORY HIERARCHY MANAGEMENT 审中-公开
标题翻译：有效的记忆层次管理
公开(公告)号：WO2007085011A3
公开(公告)日：2007-10-04
申请号：PCT/US2007060815
申请日：2007-01-22
申请人： QUALCOMM INC , MORROW MICHAEL WILLIAM , SARTORIUS THOMAS ANDREW
发明人： MORROW MICHAEL WILLIAM , SARTORIUS THOMAS ANDREW
IPC分类号： G06F9/38 , G06F12/08
CPC分类号： G06F9/3802 , G06F12/0848
摘要： In a processor, there are situations where instructions and some parts of a program may reside in a data cache prior to execution of the program. Hardware and software techniques are provided for fetching an instruction in the data cache after having a miss in an instruction cache to improve the processor's performance. If an instruction is not present in the instruction cache, an instruction fetch address is sent as a data fetch address to the data cache. If there is valid data present in the data cache at the supplied instruction fetch address, the data actually is an instruction and the data cache entry is fetched and supplied as an instruction to the processor complex. An additional bit may be included in an instruction page table to indicate on a miss in the instruction cache that the data cache should be checked for the instruction.
摘要翻译：在处理器中，在执行程序之前，存在指令和程序的某些部分驻留在数据高速缓存中的情况。提供了硬件和软件技术，用于在指令高速缓存中缺少提取处理器性能之后，在数据高速缓存中取指令。如果指令高速缓存中不存在指令，则将指令提取地址作为数据提取地址发送到数据高速缓存。如果在提供的指令获取地址处存在数据高速缓存中的有效数据，则数据实际上是指令，并且将数据高速缓存条目作为指令提取并提供给处理器复合体。在指令页表中可以包括额外的位，以指示在指令高速缓存中不应该对该指令检查数据高速缓存。

2. 发明申请

WO2010068855A3 APPARATUS AND METHODS FOR ADAPTIVE THREAD SCHEDULING ON ASYMMETRIC MULTIPROCESSOR 审中-公开
标题翻译：用于不对称多路由器的自适应线程调度的装置和方法
公开(公告)号：WO2010068855A3
公开(公告)日：2011-01-27
申请号：PCT/US2009067654
申请日：2009-12-11
申请人： QUALCOMM INC , MORROW MICHAEL WILLIAM , GARG MANISH
发明人： MORROW MICHAEL WILLIAM , GARG MANISH
IPC分类号： G06F1/32 , G06F9/50
CPC分类号： G06F9/5094 , G06F1/329 , Y02D10/22 , Y02D10/24
摘要： Techniques for adaptive thread scheduling on a plurality of cores for reducing system energy are described. In one embodiment, a thread scheduler receives leakage current information associated with the plurality of cores. The leakage current information is employed to schedule a thread on one of the plurality of cores to reduce system energy usage. On chip calibration of the sensors is also described.
摘要翻译：描述了用于减少系统能量的用于多个核上的自适应线程调度的技术。在一个实施例中，线程调度器接收与多个核相关联的漏电流信息。泄漏电流信息用于在多个核心之一上调度线程以减少系统能量消耗。还描述了传感器的片上校准。

3. 发明申请

WO2007130789A3 METHOD AND APPARATUS FOR CACHING VARIABLE LENGTH INSTRUCTIONS 审中-公开
标题翻译：用于缓存可变长度指令的方法和装置
公开(公告)号：WO2007130789A3
公开(公告)日：2008-02-21
申请号：PCT/US2007066980
申请日：2007-04-19
申请人： QUALCOMM INC , MORROW MICHAEL WILLIAM
发明人： MORROW MICHAEL WILLIAM
IPC分类号： G06F12/08
CPC分类号： G06F12/0886 , G06F9/30149 , G06F9/3816 , G06F9/382 , G06F12/0875
摘要： An instruction cache controller uses supplemental memory to store a redundant copy of cached instruction data corresponding to a cache boundary position, and thereby enables subsequent single cache access retrieval of an instruction that crosses that boundary position. In one or more embodiments, the cache controller duplicates instruction data for the post-boundary position in the supplemental memory, and multiplexes that copied data into cache data obtained from the pre-boundary position.
摘要翻译：指令高速缓存控制器使用补充存储器来存储对应于高速缓存边界位置的高速缓存指令数据的冗余副本，从而使得能够跟随越过该边界位置的指令的单次高速缓存访问检索。在一个或多个实施例中，高速缓存控制器复制补充存储器中的后边界位置的指令数据，并将该复制数据复用到从前置位置获得的高速缓存数据中。

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