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41. 发明申请

WO2017068629A1 ロック検出装置、周波数シンセサイザ及び半導体装置审中-公开
标题翻译：锁定检测装置，频率合成器，
公开(公告)号：WO2017068629A1
公开(公告)日：2017-04-27
申请号：PCT/JP2015/079459
申请日：2015-10-19
申请人：三菱電機株式会社
发明人：上村井　明夫 , 大東　睦夫
IPC分类号： H03L7/095 , H03L7/183
CPC分类号： H03L7/095 , H03L7/183
摘要：比較出力部は、周波数シンセサイザの可変整数分周器からの分周信号の周波数と周波数シンセサイザへのリファレンス信号の周波数との周波数差を、許容される周波数差の範囲である許容周波数差範囲と比較し、周波数差が許容周波数差範囲内にある場合に、周波数シンセサイザがロック状態であることを通知するロック状態信号を出力する。制御部は、可変整数分周器に設定される分周値を監視し、可変整数分周器に設定される分周値に起因して周波数差が許容周波数差範囲から外れる期間である制御対象期間を検出し、制御対象期間の間は、周波数差が許容周波数差範囲から外れる場合でも比較出力部にロック状態信号を出力させる。
摘要翻译：
比较输出单元，所述参考信号的频率的频率和从频率合成器的可变整数分频器分频信号的频率合成器之间的频率差的，可接受的频率差的范围与允许的频率差的范围是，当频率差在可接受的频率差的范围内，并输出锁定状态信号用于通知频率合成器被锁定比较。控制单元监视在可变整数分频器设置的分频值，由于在变量整数分频器设置的分频值的频率差的期间从所述允许的频率差范围控制对象偏离在受控周期内，即使频率偏离允许的频率差范围，它也向比较输出部分输出锁定状态信号。

42. 发明申请

WO2012143758A1 SYSTEM AND METHOD FOR CLOCK SIGNAL GENERATION 审中-公开
标题翻译：用于时钟信号发生的系统和方法
公开(公告)号：WO2012143758A1
公开(公告)日：2012-10-26
申请号：PCT/IB2011/051717
申请日：2011-04-20
申请人： FREESCALE SEMICONDUCTOR, INC. , BODE, Hubert
发明人： BODE, Hubert
IPC分类号： H03L7/183 , H03L7/099
CPC分类号： H03L7/08 , H03L7/183 , H03L7/1974
摘要： A clock signal generation system (10) comprises a clock signal generating circuit (12) arranged to provide a first clock signal having a selectable first clock rate; a divider circuit (14) connected to receive the first clock signal and arranged to generate, depending on a division factor, a second clock signal from the first clock signal, having a constant second clock rate and being synchronized with the first clock signal; and a controller module (16) connected to the divider circuit and arranged to change the division factor when a different first clock rate is selected, to keep the second clock rate constant and the second clock signal synchronized with the first clock signal.
摘要翻译：时钟信号发生系统（10）包括时钟信号发生电路（12），其被布置成提供具有可选择的第一时钟速率的第一时钟信号; 分频器电路（14），被连接以接收所述第一时钟信号并被布置为根据分频因子从所述第一时钟信号产生具有恒定的第二时钟速率并与所述第一时钟信号同步的第二时钟信号; 以及控制器模块（16），其连接到所述分频器电路并且被布置为当选择不同的第一时钟速率时改变所述分频因子，以保持所述第二时钟速率恒定并且所述第二时钟信号与所述第一时钟信号同步。

43. 发明申请

WO2012035800A1 分周回路およびそれを備えたＰＬＬ回路並びに半導体集積回路审中-公开
标题翻译：包含相同和半导体集成电路的频率分段电路和PLL电路
公开(公告)号：WO2012035800A1
公开(公告)日：2012-03-22
申请号：PCT/JP2011/055351
申请日：2011-03-08
申请人：シャープ株式会社 , 満仲健 , 田口滋也
发明人：満仲　健 , 田口　滋也
IPC分类号： H03K23/64 , H03L7/183 , H03L7/197
CPC分类号： H03L7/1974 , H03K21/38 , H03K23/667 , H03L7/193
摘要：　分周回路は、周期信号（ｓ５）を２種類の分周比で分周して第１の分周信号（ｃ１）を出力する可変分周器（２）と、第１の分周信号（ｃ１）のサイクル数のカウント値（ｃ２）を出力し、リセットされるとカウント動作を初期値から再開するカウンタ回路（３）と、カウント値（ｃ２）が比較基準値（ａ）と一致する度にＨｉｇｈとＬｏｗとを反転させたパルス信号（ｓ１）を、第２の分周信号として出力するとともに分周比の切替信号として可変分周器（２）に供給し、カウント値（ｃ２）が比較基準値（ａ）と一致する度にカウンタ回路（３）にリセット信号（ｒ）を出力する比較器（４）と、比較器（４）に比較基準値（ａ）を供給する制御回路（５）とを備えている。
摘要翻译：根据本发明的分频电路包括：可变分频器（2），输出通过以两种不同的分频比对周期信号（s5）进行分频而获得的第一分频信号（c1）计算电路（3），其输出第一分频信号（c1）的周期数的计数值（c2），并且在复位时从初始值重新开始计数操作; 每当所述计数值（c2）与比较基准值（a）相匹配时，将作为第二分频信号的高电平和低电平反相的脉冲信号（s1）输出的比较器（4）将信号作为分频比切换信号发送到可变分频器（2），并且每当计数值（c2）与比较基准值（c2）匹配时，将复位信号（r）输出到计数器电路一个）; 以及将比较基准值（a）提供给比较器（4）的控制电路（5）。

44. 发明申请

WO2010023883A1 シンセサイザ及びこれを用いた受信装置及び電子機器审中-公开
标题翻译：合成器和接收装置和使用该装置的电子装置
公开(公告)号：WO2010023883A1
公开(公告)日：2010-03-04
申请号：PCT/JP2009/004104
申请日：2009-08-26
申请人：パナソニック株式会社 , 槻尾泰信 , 南波昭彦
发明人：槻尾泰信 , 南波昭彦
IPC分类号： H03L7/183 , H03L1/02 , H04B1/26
CPC分类号： H03L7/197 , H03J7/065 , H03L1/027
摘要：　本発明のシンセサイザ（１）は、基準発振信号を基に発振信号を出力するシンセサイザ部（２）と、温度を検出する温度検出部（３）と、温度検出部の温度検出結果に基づいて基準発振信号の周波数の時間変動を検出する時間変動検出部（４）と、時間変動検出部の検出結果に基づいてシンセサイザ部から出力される発振信号の周波数調整を行う制御部（５）と、を備える。このような構成により、温度係数が大きい振動子の周波数補償制御を行う。
摘要翻译：提供一种合成器（1），包括：合成器单元（2），其基于参考振荡信号输出振荡信号; 温度检测单元（3），其检测温度; 时间变化检测单元，根据由温度检测单元获得的温度检测结果，检测参考振荡信号的频率的时间变化; 以及控制单元（5），其根据时间变化检测单元的检测结果对从合成器单元输出的振荡信号进行频率调节。该配置使得能够对具有大温度系数的振荡器进行频率补偿控制。

45. 发明申请

WO2009101792A1 シンセサイザとこれを用いた受信装置审中-公开
标题翻译：使用该合成器和接收装置的合成器和接收装置
公开(公告)号：WO2009101792A1
公开(公告)日：2009-08-20
申请号：PCT/JP2009/000520
申请日：2009-02-10
申请人：パナソニック株式会社 , 南波昭彦 , 槻尾泰信 , 福島奨
发明人：南波昭彦 , 槻尾泰信 , 福島奨
IPC分类号： H03L7/183 , H03L1/02 , H03L7/08
CPC分类号： H03L7/1976 , H03L1/026 , H03L1/027 , H03L7/197
摘要：　本発明のシンセサイザ（１）は、ＭＥＭＳ振動子（１４）から出力された基準発振信号を基に発振信号を生成しこれを周波数変換器（１８）に入力するシンセサイザ部（１６）と、このシンセサイザ部から出力される発振信号の周波数調整を行う制御部（７）とを備え、この制御部による周波数調整時に、周波数変換器からの出力信号の品質が品質限界閾値となる、シンセサイザ部の周波数調整単位を所定値Ｆとすると、シンセサイザ部の周波数調整単位Δｆｃｏｎｔを所定値Ｆ以内とした構成である。
摘要翻译：提供一种合成器（1），包括：合成器单元（16），其基于从MEMS振荡器（14）输出的参考振荡信号产生振荡信号，并将振荡信号输入到变频器（18）; 以及调整从合成器单元输出的振荡信号的频率的控制单元（7）。在通过控制单元的频率调整中，如果合成器单元具有频率调节单元作为来自频率转换器的输出信号的质量是质量极限阈值的预定值F，则合成器单元的频率调整单元在预定值F内。

46. 发明申请

WO2009101791A1 シンセサイザと、これを用いた受信装置审中-公开
标题翻译：合成器和接收器使用它
公开(公告)号：WO2009101791A1
公开(公告)日：2009-08-20
申请号：PCT/JP2009/000519
申请日：2009-02-10
申请人：パナソニック株式会社 , 槻尾泰信 , 南波昭彦 , 藤井健史
发明人：槻尾泰信 , 南波昭彦 , 藤井健史
IPC分类号： H03L7/183 , H03L7/08
CPC分类号： H03L7/197 , H03L1/027
摘要：　シンセサイザは、周波数補償信号と変動する基準発振信号とを外部から入力されて、第１と第２の信号とを外部に出力する。そのシンセサイザは、基準発振信号を基に第１の信号を生成する発振部と、第１の信号を分周又は逓倍して第２の信号を出力する分周逓倍部とを備える。第１の信号の変動する周波数は周波数補償信号により補償されている。このシンセサイザは、基準発振信号の周波数変動が大きくても、第１と第２の信号の周波数変動を抑制することができる。
摘要翻译：合成器从外部接收频率补偿信号和波动参考振荡信号，并将第一和第二信号输出到外部。合成器包括：用于基于参考振荡信号产生第一信号的振荡器; 以及用于对所述第一信号进行分频或相乘以输出所述第二信号的分频器/乘法器。第一信号的波动频率由频率补偿信号补偿。即使在基准振荡信号具有较大的频率波动的情况下，合成器也能够抑制第一和第二信号的频率波动。

47. 发明申请

WO2009063612A1 シンセサイザ、シンセサイザモジュール、およびこれを用いた受信装置、電子機器审中-公开
标题翻译：合成器，合成器模块和接收装置以及使用它的电子装置
公开(公告)号：WO2009063612A1
公开(公告)日：2009-05-22
申请号：PCT/JP2008/003256
申请日：2008-11-11
申请人：パナソニック株式会社 , 南波昭彦 , 藤井健史 , 槻尾泰信
发明人：南波昭彦 , 藤井健史 , 槻尾泰信
IPC分类号： H03L7/183 , H03L1/02 , H03L7/197
CPC分类号： H03L1/027 , H03L7/1976
摘要：比較器（４）の出力信号に基づいて発振信号を出力する発振器（５）と、発振器（５）の出力信号を制御部（７）からの制御に基づいて分周する分周器（６）と、予め設定した周波数と基準発振信号に基づく周波数との誤差を検出する温度センサ（８）とを備え、比較器（４）は、分周器（６）からの出力信号とＭＥＭＳ発振器（２）からの出力信号とを比較して比較結果を示す信号を発振器（５）に出力し、制御部（７）は、温度センサ（８）の出力信号に基づいて分周器（６）の分周比を変化させると共に、分周比を過去の値に保持した状態で分周比を変化させることでシンセサイザの位相雑音の劣化を抑えることができる。
摘要翻译：通过设置用于根据来自比较器（4）的输出信号输出振荡信号的振荡器（5），用于分频来自振荡器（5）的输出信号的分频器（6））来抑制合成器中的相位噪声恶化，基于来自控制器（7）的控制和用于基于参考振荡信号检测预设频率和频率之间的差的温度传感器（8），比较器（4）将来自分频器（6）的输出信号）和来自MEMS振荡器（2）的输出信号，并向振荡器（5）输出指示比较结果的信号，并且控制器（7）基于输出信号来改变分频器（6）的分频比并且将分频比保持在过去值的同时改变分频比。

48. 发明申请

WO2006023250A2 MULTI-STAGE PROGRAMMABLE JOHNSON COUNTER 审中-公开
标题翻译：多阶段可编程强森计数器
公开(公告)号：WO2006023250A2
公开(公告)日：2006-03-02
申请号：PCT/US2005027064
申请日：2005-07-29
申请人： INTEL CORP , WANG FENG , WONG KENG
发明人： WANG FENG , WONG KENG
IPC分类号： H03K23/54 , H03K23/66 , H03L7/183
CPC分类号： H03L7/183 , H03K23/542 , H03K23/66
摘要： A counter has selectable divide factors using multiple multiplexers. The counter includes an inverter and cascading delay stages having selectable stage delays. The inverter connects a stage output of a last one of the delay stages to a stage input of a first one of the delay stages. Each delay stage includes a stage input to receive a quotient signal, at least two paths having different associated path delays each coupled to receive the quotient signal from the stage input, and a multiplexer. The multiplexer is coupled to selectively communicate the quotient signal from one of the at least two paths to a stage output to select one of the stage delays.
摘要翻译：计数器具有使用多个多路复用器的可选分频因子。该计数器包括一个反相器和具有可选级延迟的级联延迟级。逆变器将最后一个延迟级的级输出连接到第一个延迟级的级输入。每个延迟级包括用于接收商信号的级输入，具有不同的相关路径延迟的至少两个路径，每个路径延迟都被耦合以接收来自级输入的商信号，以及多路复用器。多路复用器被耦合以选择性地将来自至少两个路径中的一个的商信号传送到级输出以选择级延迟中的一个。

49. 发明申请

WO2004034557A3 PWM CONTROLLER WITH INTEGRATED PLL 审中-公开
标题翻译：具有集成PLL的PWM控制器
公开(公告)号：WO2004034557A3
公开(公告)日：2004-06-24
申请号：PCT/US0331316
申请日：2003-10-01
申请人： INTERSIL INC , LEITH JAMES WILLIAM , DICKMANN MARK
发明人： LEITH JAMES WILLIAM , DICKMANN MARK
IPC分类号： H03L7/07 , H03L7/089 , H03L7/107 , H03L7/183 , H03L7/085 , H02M3/04
CPC分类号： H03L7/107 , H03L7/07 , H03L7/0891 , H03L7/183
摘要： A pulse-width modulation (PWM) controller to supply power to electronic components using a phase lock loop (PLL) is presented. A PWM controller comprises an input node operable to receive a reference signal and a phase-locked loop (PLL). The PLL comprises an oscillator operable to receive an error-correction signal and to generate an oscillator signal having a. frequency that is related to the error-correction signal, a phase-frequency detector (PFD) coupled to the oscillator and operable to receive the reference signal and to generate the error-correction signal based upon a phase difference between the reference signal and a feedback signal, and a suppression circuit coupled to the PFD and operable to periodically enable the PFD to generate the error-correction signal.
摘要翻译：提出了使用锁相环（PLL）向电子元件供电的脉宽调制（PWM）控制器。 PWM控制器包括可操作以接收参考信号的输入节点和锁相环（PLL）。 PLL包括可操作以接收纠错信号并产生具有a的振荡器信号的振荡器。与纠错信号相关的频率;相位频率检测器（PFD），其耦合到所述振荡器并且可操作以接收所述参考信号，并且基于所述参考信号和反馈之间的相位差产生所述纠错信号信号和抑制电路，其耦合到PFD并且可操作以周期性地使PFD产生纠错信号。

50. 发明申请

WO0122583A3 PLL WITH MEMORY FOR ELECTRONIC ALIGNMENTS 审中-公开
标题翻译：带存储器的PLL用于电子对准
公开(公告)号：WO0122583A3
公开(公告)日：2002-01-24
申请号：PCT/US0026062
申请日：2000-09-22
申请人： THOMSON LICENSING SA , HALL EDWARD ALLEN , ALPAIWALLA FEROZ KAIKI
发明人： HALL EDWARD ALLEN , ALPAIWALLA FEROZ KAIKI
IPC分类号： H04N5/44 , H03J1/00 , H03J7/18 , H03L7/183 , H04B1/26 , H04N5/50 , H04N17/04
CPC分类号： H03J1/0008 , H04N17/045
摘要： A television control system with modular tuner compatibility comprises a tuner module coupled to a microprocessor via a communication bus. The tuner module includes a memory unit having tuner alignment data. The microprocessor communicates a tuning command via the communication bus to the tuner module and the tuner module locates the tuner alignment data corresponding to a desired television signal in the memory unit for performing electronic tuner alignment.
摘要翻译：具有模块化调谐器兼容性的电视控制系统包括经由通信总线耦合到微处理器的调谐器模块。调谐器模块包括具有调谐器对准数据的存储单元。微处理器通过通信总线将调谐命令传送到调谐器模块，并且调谐器模块将对应于期望的电视信号的调谐器对准数据定位在存储器单元中，以执行电子调谐器对准。

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