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    • 32. 发明申请
    • CACHE ARCHITECTURE FOR A PROCESSING UNIT PROVIDING REDUCED POWER CONSUMPTION IN CACHE OPERATION
    • 用于提供缓存操作中降低功耗的处理单元的缓存架构
    • WO2007016491A2
    • 2007-02-08
    • PCT/US2006029747
    • 2006-07-28
    • RHODE ISLAND EDUCATIONYANG QING
    • YANG QING
    • G06F12/00
    • G06F12/0893G06F2212/1028G06F2212/401Y02D10/13
    • A cache memory processing system is disclosed that is coupled to a main memory and a processing unit. The cache memory processing system includes an input, a low order bit data path, a high order bit data path and an output. The input is for receiving input data that includes at least one low order input bit and at least one high order input bit. The low order bit data path is for processing the at least one low order input bit and providing at least one low order output bit. The high order bit data path for processing the at least one high order input bit and providing at least one high order output bit. The high order bit data path includes at least one exclusive or gate. The output is for providing the at least one low order output bit and the at least one high order output bit.
    • 公开了一种与主存储器和处理单元耦合的高速缓冲存储器处理系统。 高速缓冲存储器处理系统包括输入,低位位数据路径,高位位数据路径和输出。 该输入用于接收包括至少一个低阶输入位和至少一个高阶输入位的输入数据。 低位数据路径用于处理至少一个低阶输入位并提供至少一个低位输出位。 用于处理所述至少一个高阶输入比特并提供至少一个高阶输出比特的高阶比特数据路径。 高阶位数据路径包括至少一个排除或门。 输出用于提供至少一个低阶输出位和至少一个高位输出位。