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1. 发明授权

US3160818A Integrator utilizing a blocking oscillator circuit 失效
标题翻译：积分器利用阻塞振荡电路
公开(公告)号：US3160818A
公开(公告)日：1964-12-08
申请号：US16147761
申请日：1961-12-22
申请人： ENGLE JAMES L
发明人： ENGLE JAMES L
IPC分类号： G06G7/184 , G11C21/00
CPC分类号： G11C21/005 , G06G7/184

2. 发明授权

US2770737A Magnetic delay line 失效
标题翻译：磁延迟线
公开(公告)号：US2770737A
公开(公告)日：1956-11-13
申请号：US35589253
申请日：1953-05-18
申请人： RAMEY JR ROBERT A
发明人： RAMEY JR ROBERT A
IPC分类号： G11C19/04 , G11C21/00 , H03F9/06 , H03H7/30 , H03K3/45
CPC分类号： G11C19/04 , G11C21/005 , H03F9/06 , H03H7/30 , H03K3/45

3. 发明授权

US3076180A Multiple bit phase-modulated storage loop 失效
标题翻译：多位相位调制存储环路
公开(公告)号：US3076180A
公开(公告)日：1963-01-29
申请号：US84525559
申请日：1959-10-08
申请人： IBM
发明人： HAVENS BYRON L , FLEMING PAUL L , SCHREINER KENNETH E
IPC分类号： G11C21/00
CPC分类号： G11C21/005

4. 发明授权

US2912583A Regeneration delay line storage system 失效
标题翻译：再生延迟线存储系统
公开(公告)号：US2912583A
公开(公告)日：1959-11-10
申请号：US63959157
申请日：1957-02-11
申请人： GEYER JR BERNARD H
发明人： GEYER JR BERNARD H
IPC分类号： G11C21/00 , H03K5/14
CPC分类号： H03K5/14 , G11C21/005

5. 发明授权

US2691727A Impulse storing and distributing circuit 失效
标题翻译：脉冲存储和分配电路
公开(公告)号：US2691727A
公开(公告)日：1954-10-12
申请号：US12506149
申请日：1949-11-02
申请人： INT STANDARD ELECTRIC CORP
发明人： BAPTISTE LAIR JULIEN JEAN
IPC分类号： G11C21/00 , H03K5/02
CPC分类号： G11C21/005 , H03K5/02

6. 发明公开

US20230410927A1 MAGNONIC ACTIVE RING MEMORY AND LOGIC 审中-公开
公开(公告)号：US20230410927A1
公开(公告)日：2023-12-21
申请号：US18037951
申请日：2021-11-22
申请人： The Regents of the University of California
发明人： Aleksandr Khitun
IPC分类号： G11C21/00
CPC分类号： G11C21/005
摘要： An electronic device and associated methods including magnonic and electronic circuitry are disclosed. In one example, an array of magnonic elements are interconnected to form a network of spin wave paths, and an electronic pathway is connected to the network of spin wave paths to form a ring circuit.

7. 发明授权

US5764718A Ripple carry logic ASND method 失效
标题翻译：纹波进位逻辑ASND方法
公开(公告)号：US5764718A
公开(公告)日：1998-06-09
申请号：US847933
申请日：1997-04-28
申请人： Sehat Sutardja , Pantas Sutardja
发明人： Sehat Sutardja , Pantas Sutardja
IPC分类号： G11C19/00 , G11C21/00
CPC分类号： G11C21/005 , G11C19/00
摘要： Apparatus and method to logically process signals representative of multiple bits of multiple-bit numbers include successively delaying application of the bit-representative signals to logical processing stages from associated input registers by a delay interval between input registers that is substantially equal to the processing delay interval per bit-level processing stage. In this way, successively more significant bits of each of plural numbers being logically processed are validly available for processing at each bit-level logic stage after a delay that is substantially equal to the processing delay interval of a preceding bit-level logic stage. Similarly, output registers for latching the logic output of each bit-level logic stage are clocked at successively delayed intervals substantially equal to the processing delay interval, and carry output signals from preceding logic stages are supplied to carry inputs of successive logic stages without additional delays following the processing delay interval of each preceding logic stage.
摘要翻译：用于逻辑地处理表示多位数位的多位的信号的装置和方法包括：将输入寄存器之间的延迟间隔连续地延迟从相关联的输入寄存器到逻辑处理级的应用，该延迟间隔基本上等于处理延迟间隔每个位级处理阶段。以这种方式，在逻辑处理的多个数字中的每一个的连续更多有效位有效地可用于在基本上等于先前位级逻辑级的处理延迟间隔的延迟之后的每个位级逻辑级处理。类似地，用于锁存每个位级逻辑级的逻辑输出的输出寄存器以基本上等于处理延迟间隔的连续延迟的时间间隔进行计时，并且提供来自先前逻辑级的进位输出信号以提供连续逻辑级的输入，而无需额外的延迟遵循每个前一逻辑级的处理延迟间隔。

8. 发明授权

US3407341A Semiconductor device having the characteristics of a digital shift register 失效
标题翻译：具有数字移位寄存器特性的半导体器件
公开(公告)号：US3407341A
公开(公告)日：1968-10-22
申请号：US52896366
申请日：1966-02-21
申请人： INT STANDARD ELECTRIC CORP
发明人： JOSEPH FRANKS
IPC分类号： G11C19/00 , G11C19/28 , G11C21/00
CPC分类号： G11C21/005 , G11C19/00 , G11C19/28

9. 发明授权

US3248564A Logical circuitry for digital systems 失效
标题翻译：数字系统的逻辑电路
公开(公告)号：US3248564A
公开(公告)日：1966-04-26
申请号：US23894162
申请日：1962-11-20
申请人： INT STANDARD ELECTRIC CORP
发明人： HENRY REES FREDERICK
IPC分类号： G11C21/00 , H03K5/13 , H03K5/14 , H03K19/084
CPC分类号： G11C21/005 , H03K5/13 , H03K5/14 , H03K19/084

10. 再颁专利

USRE37335E1 Ripple carry logic and method 有权
标题翻译：纹波携带逻辑和方法
公开(公告)号：USRE37335E1
公开(公告)日：2001-08-21
申请号：US09585343
申请日：2000-06-02
申请人： Sehat Sutardja , Pantas Sutardja
发明人： Sehat Sutardja , Pantas Sutardja
IPC分类号： G11C1900
CPC分类号： G11C21/005 , G11C19/00
摘要： Apparatus and method to logically process signals representative of multiple bits of multiple-bit numbers include successively delaying applications of the bit-representative signals to logical processing stages from associated input registers by a delay interval between input registers that is substantially equal to the processing delay interval per bit-level processing stage. In this way, successively more significant bits of each of plural numbers being logically processed are validly available for processing at each bit-level logic stage after a delay that is substantially equal to the processing delay interval of a preceding bit-level logic stage. Similarly, output registers for latching the logic output of each bit-level logic stage are clocked at successively delayed intervals substantially equal to the processing delay interval, and carry output from preceding logic stages are supplied to carry inputs of successive logic stages without additional delays following the processing delay interval of each preceding logic stage.
摘要翻译：用于逻辑地处理表示多位数位的多个比特的信号的装置和方法包括将来自相关联的输入寄存器的位代表信号到逻辑处理级的应用连续地延迟输入寄存器之间的延迟间隔，其基本上等于处理延迟间隔每个位级处理阶段。以这种方式，在逻辑处理的多个数字中的每一个的连续更多有效位有效地可用于在基本上等于先前位级逻辑级的处理延迟间隔的延迟之后的每个位级逻辑级处理。类似地，用于锁存每个位级逻辑级的逻辑输出的输出寄存器以基本上等于处理延迟间隔的连续延迟的时间间隔进行计时，并且提供来自先前逻辑级的进位输出以承载连续逻辑级的输入，而不需要额外的延迟每个前一逻辑级的处理延迟间隔。

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