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    • 1. 发明申请
      US20100268990A1 TRACING SUPPORT FOR INTERCONNECT FABRIC 有权
    • TRACING SUPPORT FOR INTERCONNECT FABRIC
    • 追踪互连织物的支持
    • US20100268990A1
    • 2010-10-21
    • US12427646
    • 2009-04-21
    • Zheng Xu , Sanjay Deshpande , Michael Snyder
    • Zheng Xu , Sanjay Deshpande , Michael Snyder
    • G06F11/00
    • G06F11/26
    • Complex on-chip interconnect fabrics, particularly those that include point-to-point interconnects and coherent routing networks, can present significant challenges for conventional trace techniques that may be applied in an effort to efficiently provide an external debugger with visibility into on-chip interconnect transactions. Embodiments described herein generate and supply separate in-circuit-trace messages including address messages and data messages, which are sent out (i.e., off-chip) to external debug tools generally without delay and coincident with the distinct, but related, trace events within address and data paths of the interconnect fabric. These separate message instances embed appropriate tag and mark values to allow the message instances to be post-processed and correlated by the external debug tools so as to reconstruct the transaction information for operations performed in the on-chip interconnect.
    • 复杂的片上互连结构，特别是那些包括点对点互连和相干路由网络的互连结构，可能会为传统的跟踪技术带来重大挑战，这些技术可能会有效地为外部调试器提供可视化的片上互连 交易。 本文描述的实施例生成并提供单独的在线跟踪消息，包括地址消息和数据消息，其通常没有延迟地发送（即片外）到外部调试工具，并且与不同但相关的跟踪事件一致 互连结构的地址和数据路径。 这些单独的消息实例嵌入适当的标签和标记值，以允许消息实例被后处理并由外部调试工具相关联，以便重建用于在片上互连中执行的操作的事务信息。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 2. 发明授权
      US08990633B2 Tracing support for interconnect fabric 有权
    • Tracing support for interconnect fabric
    • 跟踪支持互连结构
    • US08990633B2
    • 2015-03-24
    • US12427646
    • 2009-04-21
    • Zheng Xu , Sanjay Deshpande , Michael Snyder
    • Zheng Xu , Sanjay Deshpande , Michael Snyder
    • G06F11/00 , G06F11/26
    • G06F11/26
    • Complex on-chip interconnect fabrics, particularly those that include point-to-point interconnects and coherent routing networks, can present significant challenges for conventional trace techniques that may be applied in an effort to efficiently provide an external debugger with visibility into on-chip interconnect transactions. Embodiments described herein generate and supply separate in-circuit-trace messages including address messages and data messages, which are sent out (i.e., off-chip) to external debug tools generally without delay and coincident with the distinct, but related, trace events within address and data paths of the interconnect fabric. These separate message instances embed appropriate tag and mark values to allow the message instances to be post-processed and correlated by the external debug tools so as to reconstruct the transaction information for operations performed in the on-chip interconnect.
    • 复杂的片上互连结构，特别是那些包括点对点互连和相干路由网络的互连结构，可能会为传统的跟踪技术带来重大挑战，这些技术可能会有效地为外部调试器提供可视化的片上互连 交易。 本文描述的实施例生成并提供单独的在线跟踪消息，包括地址消息和数据消息，其通常没有延迟地发送（即片外）到外部调试工具，并且与不同但相关的跟踪事件一致 互连结构的地址和数据路径。 这些单独的消息实例嵌入适当的标签和标记值，以允许消息实例被后处理并由外部调试工具相关联，以便重建用于在片上互连中执行的操作的事务信息。
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    • 9. 发明授权
      US07675806B2 Low voltage memory device and method thereof 有权
    • Low voltage memory device and method thereof
    • 低电压存储器件及其方法
    • US07675806B2
    • 2010-03-09
    • US11435942
    • 2006-05-17
    • Bradford Hunter , David Burnett , Troy Cooper , Prashant Kenkare , Ravindraj Ramaraju , Andrew Russell , Shayan Zhang , Michael Snyder
    • Bradford Hunter , David Burnett , Troy Cooper , Prashant Kenkare , Ravindraj Ramaraju , Andrew Russell , Shayan Zhang , Michael Snyder
    • G11C5/14
    • G11C5/143 , G11C5/147
    • A device is disclosed having a low-voltage memory device. The device includes a first memory having a first memory topology and a second memory having a second memory topology, with both memories located in an integrated circuit. The first memory is a relatively high-density memory device, capable of storing large amounts of data relative to the second memory. The second memory is a low-voltage memory device capable of being accessed at low-voltages relative to the voltage at which the first memory can be accessed. Accordingly, the second memory is accessible when the integrated circuit is placed in a low-voltage mode of operation, which may represent a data retention state (sleep state) for the first memory or other portions of the integrated circuit. Thus, the device is able to store large amounts of data in the high density memory in a normal or active mode of operation, and also have access to the low-voltage memory during the low-voltage mode of operation.
    • 公开了一种具有低电压存储器件的器件。 该设备包括具有第一存储器拓扑的第一存储器和具有第二存储器拓扑的第二存储器，其中两个存储器位于集成电路中。 第一存储器是相对高密度存储器件，能够存储相对于第二存储器的大量数据。 第二存储器是能够相对于可以访问第一存储器的电压的低电压访问的低电压存储器件。 因此，当集成电路处于低电压工作模式时，第二存储器可访问，这可以表示第一存储器或集成电路的其它部分的数据保持状态（睡眠状态）。 因此，该器件能够在正常或主动操作模式下将大量数据存储在高密度存储器中，并且还可以在低电压操作模式期间访问低电压存储器。
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