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    • 2. 发明申请
      US20060001408A1 Digital calibration with lossless current sensing in a multiphase switched power converter 有权
    • Digital calibration with lossless current sensing in a multiphase switched power converter
    • 在多相开关电源转换器中进行无损耗电流检测的数字校准
    • US20060001408A1
    • 2006-01-05
    • US10884840
    • 2004-07-02
    • Scott Southwell , Benjamim Tang , Robert Carroll , Steven Schulte
    • Scott Southwell , Benjamim Tang , Robert Carroll , Steven Schulte
    • G05F1/40
    • H02M3/1584 , H02M2001/0009
    • Disclosed is a multi-phase power regulator that accurately senses current at a load in a lossless manner and adjusts the power supplied to the load based on the sensed current. Also disclosed is a method of calibrating a multiphase voltage regulator by applying a known calibration current at the load and determining actual current values by the difference in measured values between when the known calibration current is applied and when it is not applied. The accurate current is determined at a known temperature and accurate temperature compensation is provided by a non-linear digital technique. Each phase of the multi-phase power regulator is individually calibrated so that balanced channels provide accurate power to the load. Also disclosed is a calibration method with minimal noise generation.
    • 公开了一种多相功率调节器，其以无损耗的方式精确地感测负载处的电流，并且基于感测的电流来调节提供给负载的功率。 还公开了一种通过在负载处施加已知的校准电流并且通过施加已知校准电流之间的测量值和当不施加已知校准电流时的测量值的差来确定实际电流值来校准多相电压调节器的方法。 在已知温度下确定精确电流，并通过非线性数字技术提供精确的温度补偿。 单相校准多相功率调节器的每相，以便平衡通道为负载提供精确的功率。 还公开了一种具有最小噪声产生的校准方法。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US08239579B2 PLL/DLL dual loop data synchronization 有权
    • PLL/DLL dual loop data synchronization
    • PLL / DLL双循环数据同步
    • US08239579B2
    • 2012-08-07
    • US12719450
    • 2010-03-08
    • Benjamim Tang , Scott Southwell , Nicholas Robert Steffen
    • Benjamim Tang , Scott Southwell , Nicholas Robert Steffen
    • G06F15/16
    • H04J3/047 , H04J3/062 , H04J3/0685 , H04L7/033
    • A dual loop (PLL/DLL) data synchronization system and method for plesiochronous systems is provided. A dual loop data serializer includes a phase lock loop (PLL) and a delayed lock loop (DLL) configured with a phase shifter in the feedback path of the PLL. The dual loop serializer locks to the input of the DLL instead of the local reference. Thus, the DLL adjusts the frequency from the PLL so that it matches the desired data rate. Each loop may be optimized for jitter tolerance with the net effect generating a synthesized clean clock (due to narrow bandwidth filtering) and VCO noise suppression (due to wide bandwidth filtering). A dual loop retimer includes a dual loop serializer (PLL/DLL) and a clock recovery DLL. The retimer resets the jitter budget to meet transmission requirements for an infinite number of repeater stages.
    • 提供了一种双循环（PLL / DLL）数据同步系统和方法，用于同步系统。 双环数据串行器包括在PLL的反馈路径中配置有移相器的锁相环（PLL）和延迟锁环（DLL）。 双循环串行器锁定到DLL的输入，而不是本地引用。 因此，DLL调整来自PLL的频率，使其与期望的数据速率相匹配。 每个环路可以针对抖动容限进行优化，其净效应产生合成的干净时钟（由于窄带宽滤波）和VCO噪声抑制（由于宽带宽滤波）。 双环重定时器包括双回路串行器（PLL / DLL）和时钟恢复DLL。 重新定时器重置抖动预算以满足无限数量的中继器级的传输要求。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 5. 发明授权
      US07743168B2 PLL/DLL dual loop data synchronization 有权
    • PLL/DLL dual loop data synchronization
    • PLL / DLL双循环数据同步
    • US07743168B2
    • 2010-06-22
    • US12077002
    • 2008-03-14
    • Benjamim Tang , Scott Southwell , Nicholas Robert Steffen
    • Benjamim Tang , Scott Southwell , Nicholas Robert Steffen
    • G06F15/16
    • H04J3/047 , H04J3/062 , H04J3/0685 , H04L7/033
    • A dual loop (PLL/DLL) data synchronization system and method for plesiochronous systems is provided. A dual loop data serializer includes a phase lock loop (PLL) and a delayed lock loop (DLL) configured with a phase shifter in the feedback path of the PLL. The dual loop serializer locks to the input of the DLL instead of the local reference. Thus, the DLL adjusts the frequency from the PLL so that it matches the desired data rate. Each loop may be optimized for jitter tolerance with the net effect generating a synthesized clean clock (due to narrow bandwidth filtering) and VCO noise suppression (due to wide bandwidth filtering). A dual loop retimer includes a dual loop serializer (PLL/DLL) and a clock recovery DLL. The retimer resets the jitter budget to meet transmission requirements for an infinite number of repeater stages.
    • 提供了一种双循环（PLL / DLL）数据同步系统和方法，用于同步系统。 双环数据串行器包括在PLL的反馈路径中配置有移相器的锁相环（PLL）和延迟锁环（DLL）。 双循环串行器锁定到DLL的输入，而不是本地引用。 因此，DLL调整来自PLL的频率，使其与期望的数据速率相匹配。 每个环路可以针对抖动容限进行优化，其净效应产生合成的干净时钟（由于窄带宽滤波）和VCO噪声抑制（由于宽带宽滤波）。 双环重定时器包括双回路串行器（PLL / DLL）和时钟恢复DLL。 重新定时器重置抖动预算以满足无限数量的中继器级的传输要求。
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    • 7. 发明申请
      US20080212730A1 PLL/DLL dual loop data synchronization 有权
    • PLL/DLL dual loop data synchronization
    • PLL / DLL双循环数据同步
    • US20080212730A1
    • 2008-09-04
    • US12077002
    • 2008-03-14
    • Benjamim Tang , Scott Southwell , Nicholas Steffen
    • Benjamim Tang , Scott Southwell , Nicholas Steffen
    • H03D3/24
    • H04J3/047 , H04J3/062 , H04J3/0685 , H04L7/033
    • A dual loop (PLL/DLL) data synchronization system and method for plesiochronous systems is provided. A dual loop data serializer includes a phase lock loop (PLL) and a delayed lock loop (DLL) configured with a phase shifter in the feedback path of the PLL. The dual loop serializer locks to the input of the DLL instead of the local reference. Thus, the DLL adjusts the frequency from the PLL so that it matches the desired data rate. Each loop may be optimized for jitter tolerance with the net effect generating a synthesized clean clock (due to narrow bandwidth filtering) and VCO noise suppression (due to wide bandwidth filtering). A dual loop retimer includes a dual loop serializer (PLL/DLL) and a clock recovery DLL. The retimer resets the jitter budget to meet transmission requirements for an infinite number of repeater stages.
    • 提供了一种双循环（PLL / DLL）数据同步系统和方法，用于同步系统。 双环数据串行器包括在PLL的反馈路径中配置有移相器的锁相环（PLL）和延迟锁环（DLL）。 双循环串行器锁定到DLL的输入，而不是本地引用。 因此，DLL调整来自PLL的频率，使其与期望的数据速率相匹配。 每个环路可以针对抖动容限进行优化，其净效应产生合成的干净时钟（由于窄带宽滤波）和VCO噪声抑制（由于宽带宽滤波）。 双环重定时器包括双回路串行器（PLL / DLL）和时钟恢复DLL。 重新定时器重置抖动预算以满足无限数量的中继器级的传输要求。
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