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    • 5. 发明授权
      US06825695B1 Unified local clock buffer structures 失效
    • Unified local clock buffer structures
    • 统一本地时钟缓冲结构
    • US06825695B1
    • 2004-11-30
    • US10455170
    • 2003-06-05
    • Sang Hoo Dhong , Joel Abraham Silberman , Osamu Takahashi , James Douglas Warnock , Dieter Wendel
    • Sang Hoo Dhong , Joel Abraham Silberman , Osamu Takahashi , James Douglas Warnock , Dieter Wendel
    • H03K19096
    • G06F1/10
    • Several local clock buffers are disclosed, each including an input section and an output section. The input sections are substantially identical, and include control logic and gating logic. The control logic produces a gating signal dependent upon multiple control signals and a time-delayed global clock signal. The gating logic produces an intermediate clock signal dependent upon the global clock signal and the gating signal. The output section produces at least one local clock signal dependent upon the intermediate clock signal. In one embodiment, the output section produces a first local clock signal dependent upon the intermediate clock signal and a second local clock signal dependent upon the first local clock signal. In another embodiment, the gating logic produces the intermediate clock signal dependent upon the global clock and gating signals and a feedback signal. The output section produces the feedback signal and one or more local clock signals.
    • 公开了几个本地时钟缓冲器，每个本地时钟缓冲器包括输入部分和输出部分。 输入部分基本相同，包括控制逻辑和门控逻辑。 控制逻辑产生取决于多个控制信号和时间延迟的全局时钟信号的选通信号。 门控逻辑产生取决于全局时钟信号和门控信号的中间时钟信号。 输出部分根据中间时钟信号产生至少一个本地时钟信号。 在一个实施例中，输出部分产生取决于中间时钟信号的第一本地时钟信号和取决于第一本地时钟信号的第二本地时钟信号。 在另一个实施例中，选通逻辑根据全局时钟和门控信号以及反馈信号产生中间时钟信号。 输出部分产生反馈信号和一个或多个本地时钟信号。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 7. 发明授权
      US06744282B1 Latching dynamic logic structure, and integrated circuit including same 有权
    • Latching dynamic logic structure, and integrated circuit including same
    • 闭锁动态逻辑结构，集成电路包括相同
    • US06744282B1
    • 2004-06-01
    • US10401327
    • 2003-03-27
    • Sang Hoo Dhong , Joel Abraham Silberman , Osamu Takahashi , James Douglas Warnock , Dieter Wendel
    • Sang Hoo Dhong , Joel Abraham Silberman , Osamu Takahashi , James Douglas Warnock , Dieter Wendel
    • H03K1900
    • H03K19/0963
    • A latching dynamic logic structure is disclosed including a static logic interface, a dynamic logic gate, and a static latch. The static logic interface receives a data signal, a select signal, and a clock signal, and produces a first intermediate signal such that when the select signal is active, the first intermediate signal is dependent upon the data signal for a period of time following a clock signal transition. The dynamic logic gate discharges a dynamic node following the clock signal transition dependent upon the first intermediate signal. The static latch produces an output signal assuming one of two logic levels following the clock signal transition, and assuming the other logic level in the event the dynamic node is discharged. A scan-testing-enabled version of the latching dynamic logic structure is described, as is an integrated circuit including the latching dynamic logic structure.
    • 公开了一种闭锁动态逻辑结构，其包括静态逻辑接口，动态逻辑门和静态锁存器。 静态逻辑接口接收数据信号，选择信号和时钟信号，并产生第一中间信号，使得当选择信号有效时，第一中间信号取决于数据信号一段时间 时钟信号转换。 动态逻辑门在取决于第一中间信号的时钟信号转换之后放电动态节点。 静态锁存器产生一个输出信号，假定在时钟信号转换之后有两个逻辑电平之一，并且假定动态节点放电的另一个逻辑电平。 描述了锁定动态逻辑结构的扫描测试功能版本，以及包括锁存动态逻辑结构的集成电路。
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    • 8. 发明授权
      US06927615B2 Low skew, power efficient local clock signal generation system 失效
    • Low skew, power efficient local clock signal generation system
    • 低偏移，功率有效的本地时钟信号发生系统
    • US06927615B2
    • 2005-08-09
    • US10455178
    • 2003-06-05
    • Sang Hoo Dhong , Joel Abraham Silberman , Osamu Takahashi , James Douglas Warnock , Dieter Wendel
    • Sang Hoo Dhong , Joel Abraham Silberman , Osamu Takahashi , James Douglas Warnock , Dieter Wendel
    • G06F1/04 , G06F1/10 , H03K3/00
    • G06F1/10
    • A local clock signal generation system is disclosed including multiple local clock buffers each receiving a global clock signal and producing a version of one or more local clock signals derived from the global clock signal. Each local clock buffer includes an input section and an output section. The input sections are substantially identical such that timing differences between the versions of the one or more local clock signals are reduced. An electronic circuit is described including the local clock signal generation system and a latch (e.g., a master latch of a flip-flop). A local clock buffer produces a gating signal and a local clock signal received by the latch. When the gating signal is a certain logic value, the local clock signal is a steady logic value, and the latch produces an input data signal as an output signal. An integrated circuit including the electronic circuit is disclosed.
    • 公开了本地时钟信号产生系统，其包括多个本地时钟缓冲器，每个时钟缓冲器接收全局时钟信号并产生从全局时钟信号导出的一个或多个本地时钟信号的版本。 每个本地时钟缓冲器包括输入部分和输出部分。 输入部分基本相同，使得一个或多个本地时钟信号的版本之间的定时差减小。 描述了包括本地时钟信号产生系统和锁存器（例如，触发器的主锁存器）的电子电路。 本地时钟缓冲器产生门控信号和由锁存器接收到的本地时钟信号。 当门控信号为某一逻辑值时，本地时钟信号为稳定逻辑值，锁存器产生输入数据信号作为输出信号。 公开了一种包括电子电路的集成电路。
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    • 10. 发明授权
      US07913132B2 System and method for scanning sequential logic elements 有权
    • System and method for scanning sequential logic elements
    • 用于扫描顺序逻辑元件的系统和方法
    • US07913132B2
    • 2011-03-22
    • US12273985
    • 2008-11-19
    • Tobias Gemmeke , Dieter Wendel , Holger Wetter , Jens Leenstra
    • Tobias Gemmeke , Dieter Wendel , Holger Wetter , Jens Leenstra
    • G01R31/28
    • G01R31/318536
    • A digital system and method for scanning sequential logic elements are disclosed. The digital system may comprise a plurality of sequential logic elements subdivided into power domains, wherein at least one of the power domains is power gated; a scan chain configured for processing a scan data sequence; a scan enable switch configured for controlling a scan mode; and at least one shadow engine, wherein the at least one shadow engine comprises a control circuit. At least some of the power domains may be interconnected to the scan chain with the scan enable switch, and the scan enable switch may control the scan mode by asserting a scan enable signal. The at least one power gated power domain with one or more sequential logic elements to be power gated may be bypassed via the at least one shadow engine.
    • 公开了用于扫描顺序逻辑元件的数字系统和方法。 数字系统可以包括被分成多个功率域的多个顺序逻辑元件，其中至少一个功率域是功率选通; 配置用于处理扫描数据序列的扫描链; 配置成用于控制扫描模式的扫描使能开关; 和至少一个阴影引擎，其中所述至少一个阴影引擎包括控制电路。 至少一些功率域可以与扫描使能开关互连到扫描链，并且扫描使能开关可以通过断言扫描使能信号来控制扫描模式。 可以经由至少一个阴影引擎绕过具有一个或多个顺序逻辑元件以供电门控的至少一个电源门控功率域。
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