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    • 5. 发明申请
    • Sequential Multiplier
    • 顺序乘数
    • US20100191787A1
    • 2010-07-29
    • US12362257
    • 2009-01-29
    • Robert Chapman
    • Robert Chapman
    • G06F7/52G06F7/00
    • G06F7/527
    • A sequential multiplier for multiplying a binary multiplier and a binary multiplicand to produce a final product. A first logic circuit generates a control signal based on the multiplier. A second logic circuit generates a partial product based on the control signal and the multiplicand. A full adder generates a partial sum and a partial carry in each of a sequence of cycles. In the first cycle the partial sum and the partial carry are both initialized to zero. In each said cycle the partial sum, the partial carry, and the partial product are added to generate a new partial sum and a new partial carry. After a last cycle, the partial sum is the final product.
    • 用于乘以二进制乘法器和二进制被乘数以产生最终乘积的顺序乘法器。 第一逻辑电路基于乘法器产生控制信号。 第二逻辑电路基于控制信号和被乘数产生部分乘积。 全加器在循环的序列中产生部分和和部分进位。 在第一个周期中,部分和和部分进位都被初始化为零。 在每个所述周期中,加上部分和,部分进位和部分乘积以产生新的部分和和新的部分进位。 在最后一个周期之后,部分和是最终产品。