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1. 发明授权

US07231628B2 Method and system for context-specific mask inspection 有权
标题翻译：用于上下文特定掩模检查的方法和系统
公开(公告)号：US07231628B2
公开(公告)日：2007-06-12
申请号：US10620284
申请日：2003-07-14
申请人： Robert C. Pack , Louis K. Scheffer
发明人： Robert C. Pack , Louis K. Scheffer
IPC分类号： G06F17/50
CPC分类号： G03F1/84
摘要： A method for inspecting lithography masks includes generating integrated circuit design data and using context information from the integrated circuit design data to inspect a mask.
摘要翻译：用于检查光刻掩模的方法包括生成集成电路设计数据并使用来自集成电路设计数据的上下文信息来检查掩模。

2. 发明授权

US07784016B2 Method and system for context-specific mask writing 失效
标题翻译：用于上下文特定掩码写入的方法和系统
公开(公告)号：US07784016B2
公开(公告)日：2010-08-24
申请号：US11781801
申请日：2007-07-23
申请人： Robert C. Pack , Louis K. Scheffer
发明人： Robert C. Pack , Louis K. Scheffer
IPC分类号： G06F17/50
CPC分类号： G03F1/68 , G03F1/36 , G03F1/78
摘要： A method for generating lithography masks includes generating integrated circuit design data and using context information from the integrated circuit design data to write a mask.
摘要翻译：一种用于产生光刻掩模的方法包括生成集成电路设计数据和使用来自集成电路设计数据的上下文信息来写入掩模。

3. 发明授权

US07024638B2 Method for creating patterns for producing integrated circuits 有权
标题翻译：制作集成电路图案的方法
公开(公告)号：US07024638B2
公开(公告)日：2006-04-04
申请号：US10621114
申请日：2003-07-14
申请人： Louis K. Scheffer , Kenji Yoshida , Yoshikuni Abe , Aki Fujimura , Robert C. Pack
发明人： Louis K. Scheffer , Kenji Yoshida , Yoshikuni Abe , Aki Fujimura , Robert C. Pack
IPC分类号： G06F17/50
CPC分类号： G06F17/5068 , G03F1/68
摘要： To increase the writing speed of masks, context information can be used to distinguish the attributes of portions of the mask that are critical from attributes, and portions, that are less critical. By using this information, which may be derived from the design context of the features, the mask can be written at a higher speed without sacrificing the accuracy of the important attributes or features.
摘要翻译：为了增加掩码的写入速度，可以使用上下文信息来区分与属性关联的掩码部分的属性以及不太关键的部分。通过使用可以从特征的设计上下文导出的信息，可以以更高的速度写入掩码，而不会牺牲重要属性或特征的准确性。

4. 发明授权

US08407627B2 Method and system for context-specific mask inspection 有权
标题翻译：用于上下文特定掩模检查的方法和系统
公开(公告)号：US08407627B2
公开(公告)日：2013-03-26
申请号：US11760715
申请日：2007-06-08
申请人： Robert C. Pack , Louis K. Scheffer
发明人： Robert C. Pack , Louis K. Scheffer
IPC分类号： G06F17/50
CPC分类号： G03F1/84
摘要： A method for inspecting lithography masks includes generating integrated circuit design data and using context information from the integrated circuit design data to inspect a mask.
摘要翻译：用于检查光刻掩模的方法包括生成集成电路设计数据并使用来自集成电路设计数据的上下文信息来检查掩模。

5. 发明授权

US07249342B2 Method and system for context-specific mask writing 有权
标题翻译：用于上下文特定掩码写入的方法和系统
公开(公告)号：US07249342B2
公开(公告)日：2007-07-24
申请号：US10620285
申请日：2003-07-14
申请人： Robert C. Pack , Louis K. Scheffer
发明人： Robert C. Pack , Louis K. Scheffer
IPC分类号： G06F17/50
CPC分类号： G03F1/68 , G03F1/36 , G03F1/78
摘要： A method for generating lithography marks includes generating integrated circuit design data and using context information from the integrated circuit design data to write a mask.
摘要翻译：用于产生光刻标记的方法包括生成集成电路设计数据并使用来自集成电路设计数据的上下文信息来写入掩模。

6. 发明授权

US08898617B2 Robust design using manufacturability models 有权
标题翻译：使用可制造性模型的可靠设计
公开(公告)号：US08898617B2
公开(公告)日：2014-11-25
申请号：US13401693
申请日：2012-02-21
申请人： David White , Louis K. Scheffer
发明人： David White , Louis K. Scheffer
IPC分类号： G06F17/50 , H01L27/02
CPC分类号： G06F17/5068 , G05B2219/35193 , G06F2217/12 , H01L27/0207 , Y02P90/265
摘要： The present invention allows for a robust design using manufacturability models. A method, system and/or computer usable medium may be provided in an integrated circuit design to track sensitivity to a variation of process from wafer to wafer and/or fab to fab in order to assist the designers to anticipate the variations to improve the final yield of the products.
摘要翻译：本发明允许使用可制造性模型的坚固设计。可以在集成电路设计中提供方法，系统和/或计算机可用介质，以跟踪对从晶片到晶片和/或晶圆厂到晶圆厂的工艺变化的灵敏度，以帮助设计者预测变化以改善最终产品的产量。

7. 发明授权

US08302061B2 Aware manufacturing of an integrated circuit 有权
标题翻译：意识到制造集成电路
公开(公告)号：US08302061B2
公开(公告)日：2012-10-30
申请号：US13220678
申请日：2011-08-29
申请人： Akira Fujimura , Louis K. Scheffer
发明人： Akira Fujimura , Louis K. Scheffer
IPC分类号： G06F17/50
CPC分类号： G03F7/70125
摘要： Some embodiments of the invention provide a process for designing and manufacturing an integrated circuit (“IC”). The process selects a wiring configuration and an illumination configuration. The process uses the selected wiring configuration to design an IC layout. The process then uses the selected illumination configuration to manufacture the IC based on the designed IC layout. Some embodiments concurrently select an optimal pair of wiring and illumination configurations. Other embodiments select an illumination configuration based on the selected wiring configuration. Yet other embodiments select a wiring configuration based on the selected illumination configuration. In some embodiments, selecting the illumination configuration entails selecting at least one stepper lens for the IC layout, where the stepper lens illuminates at least one mask for at least one particular layer of the IC layout. In some embodiments, this selection entails selecting a stepper lens for each particular layer of the IC layout. Also, in some embodiments, selecting the wiring configuration entails defining the width and/or spacing of the routes along different directions on at least one particular wiring layer of the IC layout. In some embodiments, this selection entails selecting width and/or spacing of routes along different directions on each particular layer of the IC layout.
摘要翻译：本发明的一些实施例提供了一种用于设计和制造集成电路（IC）的方法。该过程选择接线配置和照明配置。该过程使用选定的接线配置来设计IC布局。然后，该过程使用所选择的照明配置来基于设计的IC布局来制造IC。一些实施例同时选择一对最佳布线和照明配置。其他实施例基于所选择的布线配置来选择照明配置。其他实施例基于所选择的照明配置来选择布线配置。在一些实施例中，选择照明配置需要为IC布局选择至少一个步进透镜，其中步进透镜照亮IC布局的至少一个特定层的至少一个掩模。在一些实施例中，该选择需要为IC布局的每个特定层选择步进透镜。此外，在一些实施例中，选择布线配置需要在IC布局的至少一个特定布线层上限定沿着不同方向的路线的宽度和/或间隔。在一些实施例中，该选择需要选择在IC布局的每个特定层上沿不同方向的路线的宽度和/或间隔。

8. 发明授权

US07721237B2 Method, system, and computer program product for timing closure in electronic designs 有权
标题翻译：电子设计中的时序收敛的方法，系统和计算机程序产品
公开(公告)号：US07721237B2
公开(公告)日：2010-05-18
申请号：US11866376
申请日：2007-10-02
申请人： Louis K. Scheffer , David White
发明人： Louis K. Scheffer , David White
IPC分类号： G06F17/50 , G06F9/45
CPC分类号： G06F17/5068 , G06F17/5009 , G06F2217/12 , G06F2217/84 , Y02P90/265
摘要： Disclosed is a method, system, and computer program product for timing closure with concurrent models for fabrication, metrology, lithography, and/or imaging processing analyses for electronic designs. Some embodiments of the present invention disclose a method for timing closure with concurrent process model analysis which comprises the act of generating a design for the one or more interconnect levels; analyzing the effects of the concurrent models to predict feature dimension variations based upon the concurrent models; modifying the design files to reflect the variations; determining one or more parameters based upon the concurrent models; and determining the impact of concurrent models upon the electrical and timing performance. Some embodiments disclose a computerized system for implementing the method(s) disclosed herein. Some embodiments also disclosed a computer program product comprising executable code for the method(s) disclosed herein.
摘要翻译：公开了一种用于时序闭合的方法，系统和计算机程序产品，其具有用于电子设计的制造，计量，光刻和/或成像处理分析的并发模型。本发明的一些实施例公开了一种用于具有并发过程模型分析的定时关闭的方法，其包括为一个或多个互连级别生成设计的动作; 分析并发模型的影响，基于并发模型预测特征尺寸变化; 修改设计文件以反映变化; 基于并发模型确定一个或多个参数; 并确定并发模型对电气和定时性能的影响。一些实施例公开了用于实现本文公开的方法的计算机化系统。一些实施例还公开了一种包括本文公开的方法的可执行代码的计算机程序产品。

9. 发明授权

US07546562B1 Physical integrated circuit design with uncertain design conditions 有权
标题翻译：物理集成电路设计，设计条件不确定
公开(公告)号：US07546562B1
公开(公告)日：2009-06-09
申请号：US11558912
申请日：2006-11-11
申请人： Louis K. Scheffer
发明人： Louis K. Scheffer
IPC分类号： G06F17/50
CPC分类号： G06F17/5068 , G06F2217/10
摘要： In one embodiment of the invention, a physical integrated circuit (IC) design tool is provided including a design uncertainties file, a user interface (UI) software module, and a design analysis software module coupled to the UI software module, and the design uncertainties file. The design uncertainties file includes a plurality of predetermined IC design uncertainties. The UI software module communicates the plurality of predetermined IC design uncertainties to a user for selection and receives the selected IC design uncertainties from the user. The design analysis software module analyzes a circuit in response to the selected IC design uncertainties.
摘要翻译：在本发明的一个实施例中，提供一种物理集成电路（IC）设计工具，其包括设计不确定性文件，用户界面（UI）软件模块和耦合到UI软件模块的设计分析软件模块，以及设计不确定性文件。设计不确定性文件包括多个预定的IC设计不确定性。 UI软件模块将多个预定的IC设计不确定性传达给用户进行选择，并从用户接收所选择的IC设计不确定性。设计分析软件模块根据选定的IC设计不确定性对电路进行分析。

10. 发明申请

US20090077520A1 Method and System for Representing Manufacturing and Lithography Information for IC Routing 有权
标题翻译：用于表示IC路由制造和光刻信息的方法和系统
公开(公告)号：US20090077520A1
公开(公告)日：2009-03-19
申请号：US12276263
申请日：2008-11-21
申请人： Louis K. Scheffer
发明人： Louis K. Scheffer
IPC分类号： G06F17/50
CPC分类号： G06F17/5077 , G06F2217/10
摘要： A mechanism to compress manufacturing awareness into a small representation and to enable the router to consult the representation without performing, or understanding, detailed process analysis, is disclosed.
摘要翻译：公开了一种将制造意识压缩成小表示并使路由器能够参与表示而不执行或理解详细过程分析的机制。

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