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1. 发明申请

US20150039790A1 DYNAMIC PRIORITY CONTROL BASED ON LATENCY TOLERANCE 有权
标题翻译：基于LATENCY公差的动态优先控制
公开(公告)号：US20150039790A1
公开(公告)日：2015-02-05
申请号：US13957843
申请日：2013-08-02
申请人： Nadav Bonen , Todd M. Witter , Eran Shifer , Tomer Levy , Zvika Greenfield , Anant V. Nori
发明人： Nadav Bonen , Todd M. Witter , Eran Shifer , Tomer Levy , Zvika Greenfield , Anant V. Nori
IPC分类号： G06F3/06 , G06F3/14
CPC分类号： G06F3/0653 , G06F3/0611 , G06F3/0671 , G06F13/1605 , G06F13/1673 , G09G5/001 , G09G5/003 , G09G5/363
摘要： A dynamic priority controller monitors a level of data in a display engine buffer and compares the level of data in the display engine buffer to a plurality of thresholds including a first threshold and a second threshold. When the level of data in the display engine buffer is less than or equal to the first threshold, the dynamic priority controller increases a priority for processing display engine data in a communication channel. When the level of data in the display engine buffer is greater than or equal to the second threshold, the dynamic priority controller decreases the priority for processing the display engine data in the communication channel.
摘要翻译：动态优先级控制器监视显示引擎缓冲器中的数据级别，并将显示引擎缓冲器中的数据级别与包括第一阈值和第二阈值的多个阈值进行比较。当显示引擎缓冲器中的数据级别小于或等于第一阈值时，动态优先级控制器增加在通信信道中处理显示引擎数据的优先级。当显示引擎缓冲器中的数据级别大于或等于第二阈值时，动态优先级控制器降低处理通信信道中的显示引擎数据的优先级。

2. 发明授权

US08959266B1 Dynamic priority control based on latency tolerance 有权
标题翻译：基于延迟容限的动态优先级控制
公开(公告)号：US08959266B1
公开(公告)日：2015-02-17
申请号：US13957843
申请日：2013-08-02
申请人： Nadav Bonen , Todd M. Witter , Eran Shifer , Tomer Levy , Zvika Greenfield , Anant V. Nori
发明人： Nadav Bonen , Todd M. Witter , Eran Shifer , Tomer Levy , Zvika Greenfield , Anant V. Nori
IPC分类号： G06F3/06 , G06F3/14 , G06F5/00
CPC分类号： G06F3/0653 , G06F3/0611 , G06F3/0671 , G06F13/1605 , G06F13/1673 , G09G5/001 , G09G5/003 , G09G5/363
摘要： A dynamic priority controller monitors a level of data in a display engine buffer and compares the level of data in the display engine buffer to a plurality of thresholds including a first threshold and a second threshold. When the level of data in the display engine buffer is less than or equal to the first threshold, the dynamic priority controller increases a priority for processing display engine data in a communication channel. When the level of data in the display engine buffer is greater than or equal to the second threshold, the dynamic priority controller decreases the priority for processing the display engine data in the communication channel.
摘要翻译：动态优先级控制器监视显示引擎缓冲器中的数据级别，并将显示引擎缓冲器中的数据级别与包括第一阈值和第二阈值的多个阈值进行比较。当显示引擎缓冲器中的数据级别小于或等于第一阈值时，动态优先级控制器增加在通信信道中处理显示引擎数据的优先级。当显示引擎缓冲器中的数据级别大于或等于第二阈值时，动态优先级控制器降低处理通信信道中的显示引擎数据的优先级。

3. 发明授权

US09418013B2 Selective prefetching for a sectored cache 有权
标题翻译：针对扇区缓存的选择性预取
公开(公告)号：US09418013B2
公开(公告)日：2016-08-16
申请号：US14319533
申请日：2014-06-30
申请人： Aravindh V. Anantaraman , Zvika Greenfield , Anant V. Nori , Julius Yuli Mandelblat
发明人： Aravindh V. Anantaraman , Zvika Greenfield , Anant V. Nori , Julius Yuli Mandelblat
IPC分类号： G06F12/00 , G06F12/08
CPC分类号： G06F12/0862 , G06F12/0897 , G06F2212/1021 , G06F2212/152 , G06F2212/602 , G06F2212/6028 , G06F2212/604
摘要： A memory subsystem includes memory hierarchy that performs selective prefetching based on prefetch hints. A lower level memory detects a cache miss for a requested cache line that is part of a superline. The lower level memory generates a request vector for the cache line that triggered the cache miss, including a field for each cache line of the superline. The request vector includes a demand request for the cache line that caused the cache miss, and the lower level memory modifies the request vector with prefetch hint information. The prefetch hint information can indicate a prefetch request for one or more other cache lines in the superline. The lower level memory sends the request vector to the higher level memory with the prefetch hint information, and the higher level memory services the demand request and selectively either services a prefetch hint or drops the prefetch hint.
摘要翻译：存储器子系统包括基于预取提示来执行选择性预取的存储器层次。较低级别的内存检测作为超级线路一部分的请求高速缓存行的高速缓存未命中。较低级别的内存会为触发高速缓存未命中的高速缓存行生成一个请求向量，包括超级行的每个高速缓存行的一个字段。请求向量包括引起高速缓存未命中的高速缓存行的请求请求，而下级存储器使用预取提示信息来修改请求向量。预取提示信息可以指示超线中的一个或多个其它高速缓存行的预取请求。较低级别的存储器使用预取提示信息将请求向量发送到较高级别的存储器，并且较高级别的存储器对请求请求进行服务，并且有选择地服务预取提示或丢弃预取提示。

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