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    • 4. 发明授权
      US06668363B2 Clock supplying circuit and method having enable buffer cells with first and second input terminals 失效
    • Clock supplying circuit and method having enable buffer cells with first and second input terminals
    • 具有使能缓冲单元的第一和第二输入端的时钟供给电路和方法
    • US06668363B2
    • 2003-12-23
    • US09875159
    • 2001-06-07
    • Fumihiro Minami , Takeshi Kitahara , Kimiyoshi Usami , Seiichi Nishio
    • Fumihiro Minami , Takeshi Kitahara , Kimiyoshi Usami , Seiichi Nishio
    • G06F1750
    • G06F17/505 , G06F2217/78
    • A computer aided design technique for clock gated logic circuits effective to reduce the electric power consumption is disclosed. The computer aided design for clock gated logic circuits is conducted by extracting, by the use of information about a clock gated logic circuit under the design, a halt condition under which a clocked circuit driven by a clock signal can halt with no clock signal supplied, generating enable signal candidates, from a halt condition, which can be used as enable signals in the clock gated logic circuit, analyzing the clock gated logic circuit in order to obtain information about a delay time of signal transmission and electric power consumption reduction if respective one of enable signal candidates is used as an enable signal of a clock gating circuit inserted in the clock gated logic circuit under the design, storing enable signal candidate information including the result of the analysis conducted by an analysis step in an information store, selecting an appropriate one of the enable signal candidates which satisfy given restrictions regarding a delay time of signal transmission in the clock gated logic circuit under the design, by the use of enable signal candidate information; and adding the clock gating circuit activated with the enable signal as selected by enable signal selection step to the clock gated logic circuit under the design.
    • 公开了一种有效降低功耗的时钟选通逻辑电路的计算机辅助设计技术。 用于时钟门控逻辑电路的计算机辅助设计是通过使用设计下的时钟门控逻辑电路的信息来提取停止条件，在该停止条件下，由时钟信号驱动的时钟电路可以在没有提供时钟信号的情况下停止， 从可以用作时钟选通逻辑电路中的使能信号的停止条件产生使能信号候选，分析时钟门控逻辑电路，以便获得关于信号传输的延迟时间和电力消耗减少的信息，如果相应的一个 使能信号候选被用作在设计下插入时钟门控逻辑电路中的时钟门控电路的使能信号，存储包括通过信息存储中的分析步骤进行的分析结果的使能信号候选信息，选择适当的 满足关于信号传输的延迟时间的给定限制的使能信号候选中的一个 e时钟门控逻辑电路设计，通过使用使能信号候补信息; 并将通过使能信号选择步骤选择的使能信号激活的时钟选通电路设计为时钟门控逻辑电路。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 7. 发明授权
      US06272667B1 Method and apparatus for clock gated logic circuits to reduce electric power consumption 失效
    • Method and apparatus for clock gated logic circuits to reduce electric power consumption
    • 用于时钟门控逻辑电路的方法和装置，以减少电力消耗
    • US06272667B1
    • 2001-08-07
    • US09168961
    • 1998-10-09
    • Fumihiro Minami , Takeshi Kitahara , Kimiyoshi Usami , Seiichi Nishio
    • Fumihiro Minami , Takeshi Kitahara , Kimiyoshi Usami , Seiichi Nishio
    • G06F1750
    • G06F17/505 , G06F2217/78
    • A computer aided design technique for clock gated logic circuits effective to reduce the electric power consumption is disclosed. The computer aided design for clock gated logic circuits is conducted by extracting, by the use of information about a clock gated logic circuit under the design, a halt condition under which a clocked circuit driven by a clock signal can halt with no clock signal supplied, generating enable signal candidates, from said halt condition, which can be used as enable signals in the clock gated logic circuit, analyzing the clock gated logic circuit in order to obtain information about a delay time of signal transmission and electric power consumption reduction if respective one of enable signal candidates is used as an enable signal of a clock gating circuit inserted in the clock gated logic circuit under the design, storing enable signal candidate information including the result of the analysis conducted by said analysis step in a information store means, selecting an appropriate one of the enable signal candidates which satisfy given restrictions regarding a delay time of signal transmission in the clock gated logic circuit under the design, by the use of said enable signal candidate information; and adding the clock gating circuit activated with the enable signal as selected by said enable signal selection step to the clock gated logic circuit under the design.
    • 公开了一种有效降低功耗的时钟选通逻辑电路的计算机辅助设计技术。 用于时钟门控逻辑电路的计算机辅助设计是通过使用设计下的时钟选通逻辑电路的信息来提取停止条件，在该停止条件下，由时钟信号驱动的时钟电路可以在没有提供时钟信号的情况下停止， 从所述停止条件产生使能信号候选，其可以用作时钟门控逻辑电路中的使能信号，分析时钟门控逻辑电路，以便获得关于信号传输的延迟时间和电力消耗减少的信息，如果相应的一个 使能信号候选被用作在设计下插入时钟门控逻辑电路中的时钟门控电路的使能信号，将包括由所述分析步骤进行的分析的结果的使能信号候补信息存储在信息存储装置中， 满足关于信号传输的延迟时间的给定限制的适当一个使能信号候选 在时钟门控逻辑电路的设计下，通过使用所述使能信号候选信息; 并且将由所述使能信号选择步骤选择的使能信号激活的时钟选通电路加到设计时钟门控逻辑电路。
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    • 9. 发明授权
      US07962883B2 Developing semiconductor circuit design with conditional flipflops to save power consumption 失效
    • Developing semiconductor circuit design with conditional flipflops to save power consumption
    • 开发具有条件触发器的半导体电路设计，以节省功耗
    • US07962883B2
    • 2011-06-14
    • US12195574
    • 2008-08-21
    • Takeshi Kitahara , Tetsuaki Utsumi
    • Takeshi Kitahara , Tetsuaki Utsumi
    • G06F17/50
    • G06F17/5068 , G06F2217/62
    • This disclosure concerns a semiconductor circuit design method for designing a clock wiring structure supplying a clock to a flip-flop by using a computer. The semiconductor circuit design method comprises setting the flip-flop based on circuit information on a semiconductor integrated circuit; obtaining a control signal controlling the flip-flop; calculating a first evaluation value indicating a power consumption and a magnitude of a clock skew time when clock gating is applied to the flip-flop; setting a gated clock structure clock-gating the flip-flop when the first evaluation value is higher than a first threshold; calculating a second evaluation value indicating the power consumption and a magnitude of a cell area when a low power flip-flop lower in power consumption than the flip-flop is applied to the flip-flop; and replacing the flip-flop by the lower power flip-flop when the second evaluation value is higher than a second threshold.
    • 本公开涉及一种用于设计通过使用计算机向触发器提供时钟的时钟布线结构的半导体电路设计方法。 半导体电路设计方法包括：基于半导体集成电路上的电路信息设置触发器; 获得控制所述触发器的控制信号; 计算指示当触发器施加时钟选通时的功耗和时钟偏移时间的大小的第一评估值; 当所述第一评估值高于第一阈值时，设置门控时钟结构时钟门控所述触发器; 当触发器的功耗低于低功耗触发器的情况下，计算指示功率消耗的第二评估值和小区面积的大小; 以及当所述第二评估值高于第二阈值时由所述较低功率触发器替换所述触发器。
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