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    • 1. 发明申请
      US20060226490A1 Interlayer dielectric under stress for an integrated circuit 有权
    • Interlayer dielectric under stress for an integrated circuit
    • 集成电路应力下的层间电介质
    • US20060226490A1
    • 2006-10-12
    • US11100168
    • 2005-04-06
    • James Burnett , Jon Cheek
    • James Burnett , Jon Cheek
    • H01L29/76
    • H01L21/84 , H01L21/823412 , H01L21/823807 , H01L27/105 , H01L27/11 , H01L27/1104 , H01L27/1116 , H01L27/1203 , H01L29/7843 , Y10S257/903
    • An integrated circuit that has logic and a static random access memory (SRAM) array has improved performance by treating the interlayer dielectric (ILD) differently for the SRAM array than for the logic. The N channel logic and SRAM transistors have ILDs with non-compressive stress, the P channel logic transistor ILD has compressive stress, and the P channel SRAM transistor at least has less compressive stress than the P channel logic transistor, i.e., the P channel SRAM transistors may be compressive but less so than the P channel logic transistors, may be relaxed, or may be tensile. It is beneficial for the integrated circuit for the P channel SRAM transistors to have a lower mobility than the P channel logic transistors. The P channel SRAM transistors having lower mobility results in better write performance; either better write time or write margin at lower power supply voltage.
    • 具有逻辑和静态随机存取存储器（SRAM）阵列的集成电路通过针对SRAM阵列处理不同于逻辑的层间电介质（ILD）而提高了性能。 N沟道逻辑和SRAM晶体管具有非压缩应力的ILD，P沟道逻辑晶体管ILD具有压缩应力，P沟道SRAM晶体管至少具有比P沟道逻辑晶体管更小的压缩应力，即P沟道SRAM 晶体管可以是压缩的，但是比P沟道逻辑晶体管更小，可以被放宽，或者可以是拉伸的。 P沟道SRAM晶体管的集成电路具有比P沟道逻辑晶体管更低的迁移率是有益的。 具有较低移动性的P沟道SRAM晶体管导致更好的写入性能; 在更低的电源电压下更好地写入时间或写入裕度。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 2. 发明申请
      US20070218618A1 INTERLAYER DIELECTRIC UNDER STRESS FOR AN INTEGRATED CIRCUIT 有权
    • INTERLAYER DIELECTRIC UNDER STRESS FOR AN INTEGRATED CIRCUIT
    • 用于集成电路的中间层电介质
    • US20070218618A1
    • 2007-09-20
    • US11754728
    • 2007-05-29
    • James Burnett , Jon Cheek
    • James Burnett , Jon Cheek
    • H01L21/8238
    • H01L21/84 , H01L21/823412 , H01L21/823807 , H01L27/105 , H01L27/11 , H01L27/1104 , H01L27/1116 , H01L27/1203 , H01L29/7843 , Y10S257/903
    • An integrated circuit that has logic and a static random access memory (SRAM) array has improved performance by treating the interlayer dielectric (ILD) differently for the SRAM array than for the logic. The N channel logic and SRAM transistors have ILDs with non-compressive stress, the P channel logic transistor ILD has compressive stress, and the P channel SRAM transistor at least has less compressive stress than the P channel logic transistor, i.e., the P channel SRAM transistors may be compressive but less so than the P channel logic transistors, may be relaxed, or may be tensile. It is beneficial for the integrated circuit for the P channel SRAM transistors to have a lower mobility than the P channel logic transistors. The P channel SRAM transistors having lower mobility results in better write performance; either better write time or write margin at lower power supply voltage.
    • 具有逻辑和静态随机存取存储器（SRAM）阵列的集成电路通过针对SRAM阵列处理不同于逻辑的层间电介质（ILD）而提高了性能。 N沟道逻辑和SRAM晶体管具有非压缩应力的ILD，P沟道逻辑晶体管ILD具有压缩应力，P沟道SRAM晶体管至少具有比P沟道逻辑晶体管更小的压缩应力，即P沟道SRAM 晶体管可以是压缩的，但是比P沟道逻辑晶体管更小，可以被放宽，或者可以是拉伸的。 P沟道SRAM晶体管的集成电路具有比P沟道逻辑晶体管更低的迁移率是有益的。 具有较低移动性的P沟道SRAM晶体管导致更好的写入性能; 在更低的电源电压下更好地写入时间或写入裕度。
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