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1. 发明授权

US5101122A Programmable logic device 失效
标题翻译：可编程逻辑器件
公开(公告)号：US5101122A
公开(公告)日：1992-03-31
申请号：US616276
申请日：1990-11-20
申请人： Hirofumi Shinonara
发明人： Hirofumi Shinonara
IPC分类号： H03K19/177
CPC分类号： H03K19/1772
摘要： A programmable logic device includes AND-plane and OR-plane. The AND-plane includes first input signal lines (B1, B1, B2, B2) having input signals transmitted, product term lines (A1-A4), a first precharge circuit (3b), a clock generator (15) for generating a first clock signal, and a dummy circuit (7b) having dummy output lines which have the precharge finished in response to the first clock signal and the discharge made at a speed less than the slowest discharge speed of the product term lines. The OR-plane includes second input signal lines (AB1-AB4), sum term lines (01-04), dummy input lines (ADB1, ADB2) to be charged at a speed less than the lowest charge speed of the second input signal lines, and second precharge circuit (5b). The programmable logic device further includes a second clock generator (8c; 8d; 8e) for generating a second clock signal and circuitry (16) for generating a third clock signal in response to the external clock, and circuitry (L1-L4) for latching the signal potential on the sum term lines so as to derive the output signals. The respective two sum lines are arranged in a pair, and one discharge signal line (CD1-CD4) is provided to the pair.
摘要翻译：可编程逻辑器件包括AND平面和OR平面。 AND平面包括具有发送的输入信号的第一输入信号线（B1，B1，B2，B2），乘积项线（A1-A4），第一预充电电路（3b），时钟发生器（15）时钟信号，以及具有响应于第一时钟信号而预充电结束的虚拟输出线和以低于产品项线的最慢放电速度的速度进行放电的虚拟电路（7b）。 OR平面包括以比第二输入信号线的最低充电速度小的速度充电的第二输入信号线（AB1-AB4），总和项线（01-04），虚拟输入线（ADB1，ADB2）和第二预充电电路（5b）。可编程逻辑器件还包括用于产生第二时钟信号的第二时钟发生器（8c; 8d; 8e）和用于响应于外部时钟产生第三时钟信号的电路（16），以及用于锁存的电路（L1-L4）总和项线上的信号电位，以便导出输出信号。相应的两条总和线成对配置，并且一对放电信号线（CD1-CD4）被提供。

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