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1. 发明申请

US20100112768A1 METHOD OF MANUFACTURING NON-VOLATILE SEMICONDUCTOR DEVICES 有权
标题翻译：制造非易失性半导体器件的方法
公开(公告)号：US20100112768A1
公开(公告)日：2010-05-06
申请号：US12611362
申请日：2009-11-03
申请人： Hak-Sun LEE , Kyoung-Sub Shin
发明人： Hak-Sun LEE , Kyoung-Sub Shin
IPC分类号： H01L21/336
CPC分类号： H01L27/11573
摘要： A non-volatile semiconductor device includes a memory cell in a first area of a substrate, a low voltage transistor in a second area of the substrate, and a high voltage transistor in a third area of the substrate. The memory cell includes a tunnel insulation layer formed on the substrate, a charge trapping layer pattern formed on the tunnel insulation layer in the first area of the substrate, a blocking layer pattern formed on the charge trapping layer pattern and a control gate formed on the blocking layer pattern. The control gate has a width substantially smaller than a width of the blocking layer pattern and the width of the control gate is substantially smaller than a width of the charge trapping layer pattern. In addition, an offset is formed between the control gate and the blocking layer pattern such that a spacer is not formed on a sidewall of the control gate.
摘要翻译：非易失性半导体器件包括在衬底的第一区域中的存储单元，在衬底的第二区域中的低电压晶体管，以及在衬底的第三区域中的高压晶体管。存储单元包括形成在基板上的隧道绝缘层，形成在基板的第一区域中的隧道绝缘层上的电荷俘获层图案，形成在电荷俘获层图案上的阻挡层图案和形成在基板上的控制栅极阻挡层图案。控制栅极的宽度显着小于阻挡层图案的宽度，并且控制栅极的宽度基本上小于电荷俘获层图案的宽度。此外，在控制栅极和阻挡层图案之间形成偏移，使得在控制栅极的侧壁上未形成间隔物。

2. 发明申请

US20110233653A1 NON-VOLATILE SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING NON-VOLATILE SEMICONDUCTOR DEVICES 有权
标题翻译：非挥发性半导体器件及制造非易失性半导体器件的方法
公开(公告)号：US20110233653A1
公开(公告)日：2011-09-29
申请号：US13157753
申请日：2011-06-10
申请人： Hak-Sun LEE , Kyoung-Sub Shin
发明人： Hak-Sun LEE , Kyoung-Sub Shin
IPC分类号： H01L29/792
CPC分类号： H01L27/11573
摘要： A non-volatile semiconductor device includes a memory cell in a first area of a substrate, a low voltage transistor in a second area of the substrate, and a high voltage transistor in a third area of the substrate. The memory cell includes a tunnel insulation layer formed on the substrate, a charge trapping layer pattern formed on the tunnel insulation layer in the first area of the substrate, a blocking layer pattern formed on the charge trapping layer pattern and a control gate formed on the blocking layer pattern. The control gate has a width substantially smaller than a width of the blocking layer pattern and the width of the control gate is substantially smaller than a width of the charge trapping layer pattern. In addition, an offset is formed between the control gate and the blocking layer pattern such that a spacer is not formed on a sidewall of the control gate.
摘要翻译：非易失性半导体器件包括在衬底的第一区域中的存储单元，在衬底的第二区域中的低电压晶体管，以及在衬底的第三区域中的高压晶体管。存储单元包括形成在基板上的隧道绝缘层，形成在基板的第一区域中的隧道绝缘层上的电荷俘获层图案，形成在电荷俘获层图案上的阻挡层图案和形成在基板上的控制栅极阻挡层图案。控制栅极的宽度显着小于阻挡层图案的宽度，并且控制栅极的宽度基本上小于电荷俘获层图案的宽度。此外，在控制栅极和阻挡层图案之间形成偏移，使得在控制栅极的侧壁上未形成间隔物。

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