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1. 发明授权

US06171970B2 Method for forming high-density integrated circuit capacitors 有权
标题翻译：高密度集成电路电容器的形成方法
公开(公告)号：US06171970B2
公开(公告)日：2001-01-09
申请号：US09238211
申请日：1999-01-27
申请人： Guoqiang Xing , Abbas Ali , Theodore S. Moise
发明人： Guoqiang Xing , Abbas Ali , Theodore S. Moise
IPC分类号： H01L213065
CPC分类号： H01L28/55 , H01L21/0332 , H01L21/32 , H01L21/32139 , H01L27/10814
摘要： A method for etching a platinum surface 200. The method includes the step of forming a hardmask 202 including titanium, aluminum, and nitrogen on the platinum surface. The hardmask covers portions of the platinum surface. The method further includes removing platinum from uncovered portions of the surface with a plasma including a nitrogen-bearing species. The etch chemistry may also comprise an oxygen-bearing species.
摘要翻译：一种用于蚀刻铂表面200的方法。该方法包括在铂表面上形成包括钛，铝和氮的硬掩模202的步骤。硬掩模覆盖铂表面的部分。该方法还包括用包括含氮物质的等离子体从表面的未覆盖部分去除铂。蚀刻化学物质也可以包含含氧物质。

2. 发明授权

US08440574B2 Post chromium alloy plasma etch ashing process 有权
标题翻译：后铬合金等离子体蚀刻灰化过程
公开(公告)号：US08440574B2
公开(公告)日：2013-05-14
申请号：US12577309
申请日：2009-10-12
申请人： Abbas Ali
发明人： Abbas Ali
IPC分类号： H01L21/28
CPC分类号： H01L21/31138 , G03F1/80 , G03F7/427 , H01L21/02071 , H01L28/24
摘要： A method for ashing hardened resist from a photoresist patterned chromium alloy post etch using a plasma ashing chemistry which contains no gaseous source of hydrogen and contains a gaseous source of oxygen and a gaseous source of nitrogen with an oxygen to nitrogen atomic ratio of at least 5.
摘要翻译：使用等离子体灰化化学法从光致抗蚀剂图案化的铬合金后蚀刻灰化硬化的抗蚀剂的方法，该等离子体灰化化学物质不含气态氢源并且含有气态氧源和氧至氮原子比为至少5的气态氮源。

3. 发明授权

US08017493B2 Method of planarizing a semiconductor device 有权
标题翻译：平面化半导体器件的方法
公开(公告)号：US08017493B2
公开(公告)日：2011-09-13
申请号：US12436973
申请日：2009-05-07
申请人： Abbas Ali , Seetharaman Sridhar
发明人： Abbas Ali , Seetharaman Sridhar
IPC分类号： H01L21/8238
CPC分类号： H01L21/76224
摘要： A process of forming a semiconductor process fabricated device which contains a trench, hole or gap filled with a conformally deposited material is disclosed. A sacrificial planarizing layer is formed on the fill material, and the device is planarized using a selective RIE process which etches the fill material faster than the sacrificial planarizing layer. An overetch step completes the planarization process.
摘要翻译：公开了一种形成半导体工艺制造器件的方法，该器件包含填充有共形沉积材料的沟槽，孔或间隙。在填充材料上形成牺牲平坦化层，并且使用选择性RIE工艺来平坦化器件，该选择性RIE工艺比牺牲平坦化层更快地蚀刻填充材料。缓冲步骤完成平面化处理。

4. 发明申请

US20090280618A1 Method of Planarizing a Semiconductor Device 有权
标题翻译：平面化半导体器件的方法
公开(公告)号：US20090280618A1
公开(公告)日：2009-11-12
申请号：US12436973
申请日：2009-05-07
申请人： Abbas Ali , Seetharaman Sridhar
发明人： Abbas Ali , Seetharaman Sridhar
IPC分类号： H01L21/762
CPC分类号： H01L21/76224
摘要： A process of forming a semiconductor process fabricated device which contains a trench, hole or gap filled with a conformally deposited material is disclosed. A sacrificial planarizing layer is formed on the fill material, and the device is planarized using a selective RIE process which etches the fill material faster than the sacrificial planarizing layer. An overetch step completes the planarization process.
摘要翻译：公开了一种形成半导体工艺制造器件的方法，该器件包含填充有共形沉积材料的沟槽，孔或间隙。在填充材料上形成牺牲平坦化层，并且使用选择性RIE工艺来平坦化器件，该选择性RIE工艺比牺牲平坦化层更快地蚀刻填充材料。缓冲步骤完成平面化处理。

5. 发明授权

US07232748B2 BARC/resist via etchback process 有权
标题翻译： BARC /抗蚀剂通过回蚀工艺
公开(公告)号：US07232748B2
公开(公告)日：2007-06-19
申请号：US10897864
申请日：2004-07-22
申请人： Abbas Ali
发明人： Abbas Ali
IPC分类号： H01L21/4763
CPC分类号： H01L21/31138 , H01L21/31116 , H01L21/76808
摘要： A BARC or other sacrificial fill layer etch comprises a selective etch chemistry of Ar/O2/CO. The BARC etch may be used in a via-first dual damascene method. After via (116) pattern and etch, a BARC/sacrificial fill layer (120) is deposited to fill the via (116) and coat the IMD (110). The excess sacrificial fill layer (120) material over the IMD (110) is removed using the Ar/O2/CO etch. A trench resist pattern (125) is formed over the BARC layer (120). During the main trench etch, portions of sacrificial fill layer (120) remain in the via to protect the etch-stop (104) at the bottom of the via (116).
摘要翻译： BARC或其他牺牲填充层蚀刻包括Ar / O 2 / CO的选择性蚀刻化学。 BARC蚀刻可以以通孔 - 第一双镶嵌方法使用。在经过（116）图案和蚀刻之后，沉积BARC /牺牲填充层（120）以填充通孔（116）并涂覆IMD（110）。使用Ar / O 2 / CO蚀刻去除IMD（110）上的多余牺牲填充层（120）材料。在BARC层（120）之上形成沟槽抗蚀剂图案（125）。在主沟槽蚀刻期间，牺牲填充层（120）的部分保留在通孔中，以保护通孔（116）底部的蚀刻停止（104）。

6. 发明申请

US20070067296A1 Network capacity planning 审中-公开
标题翻译：网络容量规划
公开(公告)号：US20070067296A1
公开(公告)日：2007-03-22
申请号：US11507112
申请日：2006-08-19
申请人： Patrick Malloy , Dana Znamova , Alain Cohen , Antoine Dunn , John Strohm , Abbas Ali , Russell Elsner
发明人： Patrick Malloy , Dana Znamova , Alain Cohen , Antoine Dunn , John Strohm , Abbas Ali , Russell Elsner
IPC分类号： G06F17/30 , G06F7/00
CPC分类号： H04L41/145 , H04L41/22
摘要： Data representing application deployment attributes, network topology, and network performance attributes based on a reduced set of element attributes is utilized to simulate application deployment. The data may be received from a user directly, a program that models a network topology or application behavior, and a wizard that implies the data based on an interview process. The simulation may be based on application deployment attributes including application traffic pattern, application message sizes, network topology, and network performance attributes. The element attributes may be determined from a lookup table of element operating characteristics that may contain element maximum and minimum boundary operating values utilized to interpolate other operating conditions. Application response time may be derived using an iterative analysis based on multiple instances of one or more applications wherein a predetermined number of iterations is used or until a substantially steady state of network performance is achieved.
摘要翻译：利用表示应用程序部署属性，网络拓扑和基于简化的元素属性集合的网络性能属性的数据来模拟应用程序部署。可以直接从用户接收数据，对网络拓扑或应用行为进行建模的程序，以及基于访问过程暗示数据的向导。模拟可以基于应用部署属性，包括应用流量模式，应用消息大小，网络拓扑和网络性能属性。可以从可能包含用于内插其他操作条件的元件最大和最小边界操作值的元件操作特性的查找表来确定元素属性。可以使用基于一个或多个应用的多个实例的迭代分析来导出应用响应时间，其中使用预定数量的迭代，或直到达到基本稳定的网络性能状态。

7. 发明申请

US20060024958A1 HSQ/SOG dry strip process 审中-公开
标题翻译： HSQ / SOG干条过程
公开(公告)号：US20060024958A1
公开(公告)日：2006-02-02
申请号：US10903607
申请日：2004-07-29
申请人： Abbas Ali
发明人： Abbas Ali
IPC分类号： H01L21/4763
CPC分类号： H01L21/76808 , H01L21/76807
摘要： A spin-on dielectric (120) strip process. Instead of a wet strip, a dry strip process is used to remove the spin-on dielectric (120). In a via-first dual damascene method, a via (116) may be patterned and etched and the via (116) is filled with the spin-on dielectric (120). Then, the trench is patterned and etched while the spin-on dielectric (120) protects the bottom of the via (116). Finally, the spin-on dielectric (120) is removed using a dry strip process with a low ion energy plasma.
摘要翻译：旋转电介质（120）剥离工艺。代替湿条，使用干法处理来除去旋涂电介质（120）。在通孔第一双镶嵌方法中，可以对通孔（116）进行图案化和蚀刻，并且通孔（116）填充有旋涂电介质（120）。然后，在旋涂电介质（120）保护通孔（116）的底部的同时对沟槽进行图案化和蚀刻。最后，使用具有低离子能量等离子体的干法处理来去除旋涂电介质（120）。

8. 发明申请

US20050260845A1 Low-K dielectric etch process for dual-damascene structures 有权
标题翻译：用于双镶嵌结构的低K电介质蚀刻工艺
公开(公告)号：US20050260845A1
公开(公告)日：2005-11-24
申请号：US10851263
申请日：2004-05-21
申请人： Abbas Ali
发明人： Abbas Ali
IPC分类号： H01L21/311 , H01L21/4763 , H01L21/768
CPC分类号： H01L21/76808 , H01L21/31116 , H01L21/31138 , H01L21/31144
摘要： A method includes performing a first etch process to form a via hole in a dual-damascene integrated circuit structure comprising a first dielectric layer and a second dielectric layer. The via hole extends at least substantially through the first and second dielectric layers. The method further includes filling at least a portion of the via hole with a plug material to form a plug within the via hole, and performing a second etch process through the first dielectric layer and the portion of the plug adjacent the first dielectric layer to form a trench in the first dielectric layer. The second etch process is performed using an RF power of less than 1,000 Watts and using an etching chemistry that includes CF4 and N2. For example, second etch process may use an etching chemistry of CF4/N2/Ar, which may additionally include one or both of CO and O2.
摘要翻译：一种方法包括在包括第一介电层和第二介电层的双镶嵌集成电路结构中执行第一蚀刻工艺以形成通孔。通孔延伸至少基本上穿过第一和第二电介质层。该方法还包括用插塞材料填充通孔的至少一部分以在通孔内形成插塞，以及通过第一介电层和邻近第一介电层的插塞部分执行第二蚀刻工艺以形成第一介电层中的沟槽。使用小于1,000瓦的RF功率并使用包括CF 4和N 2的蚀刻化学品来执行第二蚀刻工艺。例如，第二蚀刻工艺可以使用CF 4 N 2 / N 2 / Ar的蚀刻化学品，其可以另外包括CO和O 2的一个或两个， / SUB>。

9. 发明授权

US06605540B2 Process for forming a dual damascene structure 有权
标题翻译：形成双镶嵌结构的方法
公开(公告)号：US06605540B2
公开(公告)日：2003-08-12
申请号：US09901331
申请日：2001-07-09
申请人： Abbas Ali , Ming Yang
发明人： Abbas Ali , Ming Yang
IPC分类号： H01L21302
CPC分类号： H01L21/0276 , H01L21/76807 , H01L21/76813
摘要： The invention describes a method for forming a dual damascene structure. An etch stop layer (150) is formed on a dielectric layer (140). A second dielectric layer (160) is formed on the etch stop layer (150) and an ARC layer (170) is formed the second dielectric layer. A first trench (185) and a second trench (195) are then simultaneously formed in the first and second dielectric layers (140) and (160) respectively.
摘要翻译：本发明描述了形成双镶嵌结构的方法。在电介质层（140）上形成蚀刻停止层（150）。第二介电层（160）形成在蚀刻停止层（150）上，并且ARC层（170）形成第二介电层。然后分别在第一和第二介电层（140）和（160）中形成第一沟槽（185）和第二沟槽（195）。

10. 发明申请

US20130065023A1 ETCHING HIGH K DIELECTRIC FILMS WITH REDUCED LIKELIHOOD OF DELAMINATION 审中-公开
标题翻译：蚀刻高K电介质膜与减少的分离的LIKELIHOOD
公开(公告)号：US20130065023A1
公开(公告)日：2013-03-14
申请号：US13490276
申请日：2012-06-06
申请人： Abbas Ali , Hansley Regan Rampersad
发明人： Abbas Ali , Hansley Regan Rampersad
IPC分类号： H01G4/00 , B32B3/10 , B32B15/04
CPC分类号： H01G4/08 , H01G4/1245 , Y10T428/24612 , Y10T428/31678
摘要： A high K dielectric such as PZT, PLZT, and/or BST on a metal-containing conductive layer such as iridium is patterned using a fluorine-free, chlorine-based etchant. Despite the lower etch rate of chlorine-based etchants, the undercut at the dielectric-metal interface associated with fluorine-based etching of the high K dielectric material is avoided, and the likelihood of delamination by the dielectric is reduced. For an integrated circuit capacitive structure, an overlying metal layer is patterned with the high K dielectric using a single etch step.
摘要翻译：在含金属的导电层（例如铱）上的高K电介质如PZT，PLZT和/或BST被图案化，使用无氟氯基蚀刻剂。尽管氯基蚀刻剂的蚀刻速率较低，但是避免了与高K介电材料的基于氟的蚀刻相关的介电 - 金属界面处的底切，并且降低了电介质剥离的可能性。对于集成电路电容结构，使用单个蚀刻步骤，使用高K电介质图案化上覆金属层。

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