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1. 发明授权

US5537629A Decoder for single cycle decoding of single prefixes in variable length instructions 失效
标题翻译：解码器，用于在可变长度指令中单个前缀的单周期解码
公开(公告)号：US5537629A
公开(公告)日：1996-07-16
申请号：US204593
申请日：1994-03-01
申请人： Gary L. Brown , Inderpreet S. Bhasin , R. Guru Prasadh
发明人： Gary L. Brown , Inderpreet S. Bhasin , R. Guru Prasadh
IPC分类号： G06F9/30 , G06F9/38
CPC分类号： G06F9/3822 , G06F9/30149
摘要： A prefix decoder for decoding a plurality of prefixes of a variable length instruction code, in order to supply multiple prefix vectors to a multiple instruction decoder without incurring a one clock penalty. The parallel prefix decoder includes a plurality of prefix decoders, each coupled to receive an instruction byte from an instruction buffer, and in response thereto to supply a prefix vector that includes coded prefix information in a format that is easy to use by subsequent decoder logic. A multiplexer receives the plurality of prefix vectors, and if a steered macroinstruction has a single prefix byte, then a control circuit selects the prefix vector to supply to the macroinstruction decoder. If multiple macroinstructions are steered to multiple macroinstruction decoders, then a prefix vector can be supplied to each decoder.
摘要翻译：一种用于对可变长度指令码的多个前缀进行解码的前缀解码器，以便向多指令解码器提供多个前缀矢量，而不会造成一个时钟损失。并行前缀解码器包括多个前缀解码器，每个前缀解码器分别被耦合以从指令缓冲器接收指令字节，并响应于此提供包含编码前缀信息的前缀矢量，其格式为后续解码器逻辑易于使用。多路复用器接收多个前缀向量，并且如果转向宏指令具有单个前缀字节，则控制电路选择向宏指令解码器提供的前缀向量。如果多个宏指令被引导到多个宏指令解码器，则可以向每个解码器提供前缀向量。

2. 发明授权

US5867701A System for inserting a supplemental micro-operation flow into a macroinstruction-generated micro-operation flow 失效
标题翻译：用于将补充微操作流插入到宏指令生成的微操作流中的系统
公开(公告)号：US5867701A
公开(公告)日：1999-02-02
申请号：US937097
申请日：1997-09-24
申请人： Gary L. Brown , R. Guru Prasadh
发明人： Gary L. Brown , R. Guru Prasadh
IPC分类号： G06F9/26 , G06F9/30 , G06F9/318 , G06F9/38 , G06F3/00
CPC分类号： G06F9/30185 , G06F9/268 , G06F9/30145 , G06F9/3861
摘要： A system for inserting a supplemental micro-operation sequence into a macroinstruction-generated micro-operation flow provides a versatile, flexible mechanism for early pipeline stages of a microprocessor to pass control signals, data, and other information to later pipeline stages. The mechanism is useful to maintain precise timing of a fault model in pipelined processors. A method includes the step of detecting the occurrence of a predetermined uop-inserting event and, responsive thereto, generating a control signal to a uop insertion unit. Responsive thereto, the uop insertion unit supplies signals to a decoder which, responsive thereto, decodes the signal encoded within the signal to provide the inserted uop sequence, which is inserted in a position within the macroinstruction-generated micro-operation flow predetermined by the uop-inserting event.
摘要翻译：用于将补充微操作序列插入到宏指令生成的微操作流中的系统为微处理器的早期流水线阶段提供通用的，灵活的机制，以将控制信号，数据和其他信息传递到后期流水线级。该机制有助于维持流水线处理器中故障模型的精确定时。一种方法包括检测预定的uop插入事件的发生的步骤，并且响应于此，向uop插入单元生成控制信号。响应于此，引导单元向解码器提供信号，解码器响应于此解码在信号内编码的信号，以提供插入的uop序列，其插入在由uop预定的宏指令生成的微操作流程内的位置 - 插入事件。

3. 发明申请

US20120079210A1 OPTIMIZED RING PROTOCOLS AND TECHNIQUES 有权
标题翻译：优化环规程和技术
公开(公告)号：US20120079210A1
公开(公告)日：2012-03-29
申请号：US12890650
申请日：2010-09-25
申请人： Meenakshisundaram R. Chinthamani , R. Guru Prasadh , Hari K. Nagpal , Phanindra K. Mannava
发明人： Meenakshisundaram R. Chinthamani , R. Guru Prasadh , Hari K. Nagpal , Phanindra K. Mannava
IPC分类号： G06F12/08
CPC分类号： H04L67/1097 , G06F12/0806 , G06F12/0811 , G06F12/0813 , G06F12/0817 , G06F12/0831 , G06F12/0835 , G06F12/0837 , G06F12/084
摘要： Methods and apparatus relating to optimized ring protocols and techniques are described. In one embodiment, a first agent generates a request to write to a cache line of a cache over a first ring of a computing platform. A second agent that receives the write request forwards it to a third agent over the first ring of the computing platform. In turn, a third agent (e.g., a home agent) receives data corresponding to the write request over a second, different ring of the computing platform and writes the data to the cache. Other embodiments are also disclosed.
摘要翻译：描述了与优化的环协议和技术有关的方法和装置。在一个实施例中，第一代理生成在计算平台的第一环上写入高速缓存行的请求。接收写入请求的第二代理将其转发到计算平台的第一环上的第三代理程序。反过来，第三代理（例如归属代理）通过计算平台的第二个不同的环接收与写请求对应的数据，并将数据写入高速缓存。还公开了其他实施例。

4. 发明授权

US08468309B2 Optimized ring protocols and techniques 有权
标题翻译：优化环协议和技术
公开(公告)号：US08468309B2
公开(公告)日：2013-06-18
申请号：US12890650
申请日：2010-09-25
申请人： Meenakshisundaram R. Chinthamani , R. Guru Prasadh , Hari K. Nagpal , Phanindra K. Mannava
发明人： Meenakshisundaram R. Chinthamani , R. Guru Prasadh , Hari K. Nagpal , Phanindra K. Mannava
IPC分类号： G06F12/00
CPC分类号： H04L67/1097 , G06F12/0806 , G06F12/0811 , G06F12/0813 , G06F12/0817 , G06F12/0831 , G06F12/0835 , G06F12/0837 , G06F12/084
摘要： Methods and apparatus relating to ring protocols and techniques are described. In one embodiment, a first agent generates a request to write to a cache line of a cache over a first ring of a computing platform. A second agent that receives the write request forwards it to a third agent over the first ring of the computing platform. In turn, a third agent (e.g., a home agent) receives data corresponding to the write request over a second, different ring of the computing platform and writes the data to the cache. Other embodiments are also disclosed.
摘要翻译：描述与环协议和技术相关的方法和装置。在一个实施例中，第一代理生成在计算平台的第一环上写入高速缓存行的请求。接收写入请求的第二代理将其转发到计算平台的第一环上的第三代理程序。反过来，第三代理（例如归属代理）通过计算平台的第二个不同的环接收与写请求对应的数据，并将数据写入高速缓存。还公开了其他实施例。

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