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1. 发明授权

US08856575B2 Systems and methods for power measurement in a data processing system 有权
标题翻译：数据处理系统中功率测量的系统和方法
公开(公告)号：US08856575B2
公开(公告)日：2014-10-07
申请号：US13284684
申请日：2011-10-28
申请人： Shaohua Yang , Zongwang Li , Fan Zhang , Yang Han , Chung-Li Wang
发明人： Shaohua Yang , Zongwang Li , Fan Zhang , Yang Han , Chung-Li Wang
IPC分类号： G06F1/00 , G06F11/30 , G06F1/30
CPC分类号： G06F11/3062 , G06F1/30
摘要： Various embodiments of the present invention provide systems and methods for data processing. As an example, a data processing circuit is disclosed that includes: a data detector circuit, a data decoder circuit, and a power usage control circuit. The data detector circuit is operable to apply a data detection algorithm to a data input to yield a detected output. The data decoder circuit is operable to apply a data decode algorithm to a data set derived from the detected output to yield a decoded output. The power usage control circuit is operable to force a defined number of global iterations applied to the data input by the data detector circuit and the data decoder circuit regardless of convergence of the data decode algorithm.
摘要翻译：本发明的各种实施例提供了用于数据处理的系统和方法。作为示例，公开了一种数据处理电路，其包括：数据检测器电路，数据解码器电路和电力使用控制电路。数据检测器电路可操作以将数据检测算法应用于数据输入以产生检测到的输出。数据解码器电路可操作以将数据解码算法应用于从检测到的输出导出的数据集，以产生解码输出。功率使用控制电路可操作以强制对数据检测器电路和数据解码器电路输入的数据施加的定义数量的全局迭代，而与数据解码算法的收敛无关。

2. 发明申请

US20140053037A1 Multi-Level LDPC Layered Decoder With Out-Of-Order Processing 有权
标题翻译：具有无序处理的多级LDPC分层解码器
公开(公告)号：US20140053037A1
公开(公告)日：2014-02-20
申请号：US13588648
申请日：2012-08-17
申请人： Chung-Li Wang , Shaohua Yang , Zongwang Li , Fan Zhang
发明人： Chung-Li Wang , Shaohua Yang , Zongwang Li , Fan Zhang
IPC分类号： H03M13/13 , G11B20/22
CPC分类号： H03M13/13 , G11B20/1833 , G11B20/22 , G11B2020/185 , H03M13/1117 , H03M13/116 , H03M13/1171 , H03M13/2957 , H03M13/6325 , H03M13/6343 , H03M13/6583 , H03M13/6591
摘要： Various embodiments of the present invention are related to methods and apparatuses for decoding data, and more particularly to methods and apparatuses for multi-level layered LDPC decoding with out-of-order processing.
摘要翻译：本发明的各种实施例涉及用于解码数据的方法和装置，更具体地涉及用于具有无序处理的多级分层LDPC解码的方法和装置。

3. 发明申请

US20130111250A1 Systems and Methods for Power Measurement in a Data Processing System 有权
标题翻译：数据处理系统中功率测量的系统和方法
公开(公告)号：US20130111250A1
公开(公告)日：2013-05-02
申请号：US13284684
申请日：2011-10-28
申请人： Shaohua Yang , Zongwang Li , Fan Zhang , Yang Han , Chung-Li Wang
发明人： Shaohua Yang , Zongwang Li , Fan Zhang , Yang Han , Chung-Li Wang
IPC分类号： G06F11/30
CPC分类号： G06F11/3062 , G06F1/30
摘要： Various embodiments of the present invention provide systems and methods for data processing. As an example, a data processing circuit is disclosed that includes: a data detector circuit, a data decoder circuit, and a power usage control circuit. The data detector circuit is operable to apply a data detection algorithm to a data input to yield a detected output. The data decoder circuit is operable to apply a data decode algorithm to a data set derived from the detected output to yield a decoded output. The power usage control circuit is operable to force a defined number of global iterations applied to the data input by the data detector circuit and the data decoder circuit regardless of convergence of the data decode algorithm.
摘要翻译：本发明的各种实施例提供了用于数据处理的系统和方法。作为示例，公开了一种数据处理电路，其包括：数据检测器电路，数据解码器电路和电力使用控制电路。数据检测器电路可操作以将数据检测算法应用于数据输入以产生检测到的输出。数据解码器电路可操作以将数据解码算法应用于从检测到的输出导出的数据集，以产生解码输出。功率使用控制电路可操作以强制对数据检测器电路和数据解码器电路输入的数据施加的定义数量的全局迭代，而与数据解码算法的收敛无关。

4. 发明授权

US09015547B2 Multi-level LDPC layered decoder with out-of-order processing 有权
标题翻译：具有无序处理的多级LDPC分层解码器
公开(公告)号：US09015547B2
公开(公告)日：2015-04-21
申请号：US13588648
申请日：2012-08-17
申请人： Chung-Li Wang , Shaohua Yang , Zongwang Li , Fan Zhang
发明人： Chung-Li Wang , Shaohua Yang , Zongwang Li , Fan Zhang
IPC分类号： H03M13/00 , H03M13/13 , G11B20/22 , H03M13/11 , G11B20/18 , H03M13/29
CPC分类号： H03M13/13 , G11B20/1833 , G11B20/22 , G11B2020/185 , H03M13/1117 , H03M13/116 , H03M13/1171 , H03M13/2957 , H03M13/6325 , H03M13/6343 , H03M13/6583 , H03M13/6591
摘要： An apparatus for low density parity check decoding includes a variable node processor operable to generate variable node to check node messages and to calculate perceived values based on check node to variable node messages, a check node processor operable to generate the check node to variable node messages and to calculate checksums based on the variable node to check node messages, and a scheduler operable to determine a layer processing order for the variable node processor and the check node processor based at least in part on the number of unsatisfied parity checks for each of the H matrix layers.
摘要翻译：一种用于低密度奇偶校验解码的装置，包括：可变节点处理器，用于生成可变节点以检查节点消息，并且基于对可变节点消息的校验节点来计算感知值;校验节点处理器，用于将校验节点生成到可变节点消息以及基于所述变量节点来计算校验和以检查节点消息，以及调度器，其可操作以至少部分地基于所述可变节点处理器和所述校验节点处理器的每个的不满足奇偶校验的数量来确定所述变量节点处理器和所述校验节点处理器的层处理顺序 H矩阵层。

5. 发明授权

US08661324B2 Systems and methods for non-binary decoding biasing control 有权
标题翻译：用于非二进制解码偏移控制的系统和方法
公开(公告)号：US08661324B2
公开(公告)日：2014-02-25
申请号：US13227538
申请日：2011-09-08
申请人： Shaohua Yang , Weijun Tan , Zongwang Li , Fan Zhang , Yang Han , Chung-Li Wang , Wu Chang
发明人： Shaohua Yang , Weijun Tan , Zongwang Li , Fan Zhang , Yang Han , Chung-Li Wang , Wu Chang
IPC分类号： H03M13/00
CPC分类号： H03M13/1102 , G11B20/10379 , G11B27/36 , G11B2220/2516 , H03M13/1111 , H03M13/3983 , H03M13/45 , H03M13/6569
摘要： Various embodiments of the present invention provide systems and methods for data processing. As an example, a data processing circuit is disclosed that includes a data detector circuit, a biasing circuit, and a data decoder circuit. The data detector circuit is operable to apply a data detection algorithm to a series of symbols to yield a detected output, and the detected output includes a series of soft decision data corresponding to non-binary symbols. The biasing circuit is operable apply a bias to each of the series of soft decision data to yield a series of biased soft decision data. The data decoder circuit is operable to apply a data decoding algorithm to the series of biased soft decision data corresponding to the non-binary symbols.
摘要翻译：本发明的各种实施例提供了用于数据处理的系统和方法。作为示例，公开了包括数据检测器电路，偏置电路和数据解码器电路的数据处理电路。数据检测器电路可操作以将数据检测算法应用于一系列符号以产生检测到的输出，并且所检测的输出包括与非二进制符号对应的一系列软判决数据。偏置电路可操作地将偏置应用于该系列软判决数据中的每一个，以产生一系列偏置的软判决数据。数据解码器电路可操作以将数据解码算法应用于对应于非二进制符号的一系列偏置软判决数据。

6. 发明申请

US20130067297A1 Systems and Methods for Non-Binary Decoding Biasing Control 有权
标题翻译：非二进制解码偏倚控制系统与方法
公开(公告)号：US20130067297A1
公开(公告)日：2013-03-14
申请号：US13227538
申请日：2011-09-08
申请人： Shaohua Yang , Weijun Tan , Zongwang Li , Fan Zhang , Yang Han , Chung-Li Wang , Wu Chang
发明人： Shaohua Yang , Weijun Tan , Zongwang Li , Fan Zhang , Yang Han , Chung-Li Wang , Wu Chang
IPC分类号： H03M13/45 , G06F11/10
CPC分类号： H03M13/1102 , G11B20/10379 , G11B27/36 , G11B2220/2516 , H03M13/1111 , H03M13/3983 , H03M13/45 , H03M13/6569
摘要： Various embodiments of the present invention provide systems and methods for data processing. As an example, a data processing circuit is disclosed that includes a data detector circuit, a biasing circuit, and a data decoder circuit. The data detector circuit is operable to apply a data detection algorithm to a series of symbols to yield a detected output, and the detected output includes a series of soft decision data corresponding to non-binary symbols. The biasing circuit is operable apply a bias to each of the series of soft decision data to yield a series of biased soft decision data. The data decoder circuit is operable to apply a data decoding algorithm to the series of biased soft decision data corresponding to the non-binary symbols.
摘要翻译：本发明的各种实施例提供了用于数据处理的系统和方法。作为示例，公开了包括数据检测器电路，偏置电路和数据解码器电路的数据处理电路。数据检测器电路可操作以将数据检测算法应用于一系列符号以产生检测到的输出，并且所检测的输出包括与非二进制符号对应的一系列软判决数据。偏置电路可操作地将偏置应用于该系列软判决数据中的每一个，以产生一系列偏置的软判决数据。数据解码器电路可操作以将数据解码算法应用于对应于非二进制符号的一系列偏置软判决数据。

7. 发明授权

US08977924B2 Optimized mechanism to simplify the circulant shifter and the P/Q kick out for layered LDPC decoder 有权
标题翻译：优化的机制简化循环移位器和P / Q踢出分层LDPC解码器
公开(公告)号：US08977924B2
公开(公告)日：2015-03-10
申请号：US13607907
申请日：2012-09-10
申请人： Zongwang Li , Chung-Li Wang , Shaohua Yang
发明人： Zongwang Li , Chung-Li Wang , Shaohua Yang
IPC分类号： H03M13/00 , H03M13/11
CPC分类号： H03M13/1111 , H03M13/114 , H03M13/116
摘要： A layered LDPC decoder architecture includes a single MUX and a single shifter element for processing an optimized LDPC parity check matrix. The optimized LDPC parity check matrix may be a K×L sub-matrix having zero elements, non-zero elements defined by a circulant matrix or zero matrices, and identity matrixes.
摘要翻译：分层LDPC解码器架构包括单个MUX和用于处理优化的LDPC奇偶校验矩阵的单个移位器元件。优化的LDPC奇偶校验矩阵可以是具有零个元素的K×L子矩阵，由循环矩阵或零矩阵定义的非零元素以及单位矩阵。

8. 发明申请

US20140075261A1 OPTIMIZED MECHANISM TO SIMPLIFY THE CIRCULANT SHIFTER AND THE P/Q KICK OUT FOR LAYERED LDPC DECODER 有权
标题翻译：优化的机制，简化了CIRCULANT SHIFTER和P / Q KICK OUT for LAYERED LDPC DECODER
公开(公告)号：US20140075261A1
公开(公告)日：2014-03-13
申请号：US13607907
申请日：2012-09-10
申请人： Zongwang Li , Chung-Li Wang , Shaohua Yang
发明人： Zongwang Li , Chung-Li Wang , Shaohua Yang
IPC分类号： H03M13/05 , G06F11/10
CPC分类号： H03M13/1111 , H03M13/114 , H03M13/116
摘要： A layered LDPC decoder architecture includes a single MUX and a single shifter element for processing an optimized LDPC parity check matrix. The optimized LDPC parity check matrix may be a K×L sub-matrix having zero elements, non-zero elements defined by a circulant matrix or zero matrices, and identity matrixes.
摘要翻译：分层LDPC解码器架构包括单个MUX和用于处理优化的LDPC奇偶校验矩阵的单个移位器元件。优化的LDPC奇偶校验矩阵可以是具有零个元素的K×L子矩阵，由循环矩阵或零矩阵定义的非零元素以及单位矩阵。

9. 发明授权

US08566666B2 Min-sum based non-binary LDPC decoder 有权
标题翻译：基于最小和非二进制LDPC解码器
公开(公告)号：US08566666B2
公开(公告)日：2013-10-22
申请号：US13180495
申请日：2011-07-11
申请人： Chung-Li Wang , Zongwang Li , Shaohua Yang
发明人： Chung-Li Wang , Zongwang Li , Shaohua Yang
IPC分类号： H03M13/00 , H03M13/11
CPC分类号： H03M13/1148 , H03M13/1117 , H03M13/1171 , H03M13/6583
摘要： Various embodiments of the present invention provide systems and methods for min-sum based decoding of non-binary LDPC codes. For example, a non-binary low density parity check data decoding system is discussed that includes a variable node processor and a check node processor. The variable node processor is operable to generate variable node to check node message vectors and to calculate perceived values based on check node to variable node message vectors. The check node processor is operable to generate the check node to variable node message vectors and to calculate checksums based on variable node to check node message vectors. The check node processor includes a minimum and subminimum finder circuit operable to process a plurality of sub-messages in each variable node to check node message vector. The check node processor also includes a select and combine circuit operable to combine an output of the minimum and subminimum finder circuit to generate the check node to variable node message vectors.
摘要翻译：本发明的各种实施例提供了用于非二进制LDPC码的基于最小和解码的系统和方法。例如，讨论了包括可变节点处理器和校验节点处理器的非二进制低密度奇偶校验数据解码系统。可变节点处理器可操作以生成可变节点以检查节点消息向量并且基于校验节点到可变节点消息向量来计算感知值。校验节点处理器可用于将校验节点生成到可变节点消息向量，并且基于变量节点来计算校验和以校验节点消息向量。校验节点处理器包括可操作以处理每个变量节点中的多个子消息以检查节点消息向量的最小和最小取景器电路。校验节点处理器还包括可操作以组合最小和最小取景器电路的输出的选择和组合电路，以生成可变节点消息向量的校验节点。

10. 发明申请

US20130097475A1 LDPC Decoder With Targeted Symbol Flipping 有权
标题翻译：具有目标符号翻转的LDPC解码器
公开(公告)号：US20130097475A1
公开(公告)日：2013-04-18
申请号：US13274443
申请日：2011-10-17
申请人： Chung-Li Wang , Zongwang Li , Shaohua Yang
发明人： Chung-Li Wang , Zongwang Li , Shaohua Yang
IPC分类号： G06F11/08
CPC分类号： H03M13/1108 , H03M13/1117 , H03M13/1171 , H03M13/3715
摘要： Various embodiments of the present invention provide systems and methods for decoding data in a non-binary LDPC decoder with targeted symbol flipping. For example, a non-binary low density parity check data decoder is disclosed that comprises a variable node processor operable to update variable node symbol values according to a plurality of elements in a non-binary Galois Field, a check node processor connected to the variable node processor and operable to perform parity check calculations, and a controller operable to perform symbol flipping and to control decoding iterations in the variable node processor and the check node processor.
摘要翻译：本发明的各种实施例提供用于在具有目标符号翻转的非二进制LDPC解码器中解码数据的系统和方法。例如，公开了一种非二进制低密度奇偶校验数据解码器，其包括可变节点处理器，其可操作以根据非二进制伽罗瓦域中的多个元素更新可变节点符号值，校验节点处理器连接到变量并且可操作以执行奇偶校验计算，以及可操作以执行符号翻转并控制可变节点处理器和校验节点处理器中的解码迭代的控制器。

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