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    • 3. 发明授权
      US5465368A Data flow machine for data driven computing 失效
    • Data flow machine for data driven computing
    • 用于数据驱动计算的数据流机
    • US5465368A
    • 1995-11-07
    • US559523
    • 1990-07-24
    • George S. Davidson , Victor G. Grafe
    • George S. Davidson , Victor G. Grafe
    • G06F15/82 , G06F9/44 , G06F13/00
    • G06F9/4436
    • A data flow computer which of computing is disclosed which utilizes a data driven processor node architecture. The apparatus in a preferred embodiment includes a plurality of First-In-First-Out (FIFO) registers, a plurality of related data flow memories, and a processor. The processor makes the necessary calculations and includes a control unit to generate signals to enable the appropriate FIFO register receiving the result. In a particular embodiment, there are three FIFO registers per node: an input FIFO register to receive input information form an outside source and provide it to the data flow memories; an output FIFO register to provide output information from the processor to an outside recipient; and an internal FIFO register to provide information from the processor back to the data flow memories. The data flow memories are comprised of four commonly addressed memories. A parameter memory holds the A and B parameters used in the calculations; an opcode memory holds the instruction; a target memory holds the output address; and a tag memory contains status bits for each parameter. One status bit indicates whether the corresponding parameter is in the parameter memory and one status but to indicate whether the stored information in the corresponding data parameter is to be reused. The tag memory outputs a "fire" signal (signal R VALID) when all of the necessary information has been stored in the data flow memories, and thus when the instruction is ready to be fired to the processor.
    • 公开了一种利用数据驱动的处理器节点架构的数据流计算机。 优选实施例中的装置包括多个先进先出（FIFO）寄存器，多个相关数据流存储器和处理器。 处理器进行必要的计算，并包括一个控制单元来产生信号，使相应的FIFO寄存器能够接收结果。 在特定实施例中，每个节点有三个FIFO寄存器：输入FIFO寄存器，用于从外部源接收输入信息并将其提供给数据流存储器; 输出FIFO寄存器，用于从处理器向外部接收者提供输出信息; 以及内部FIFO寄存器，用于将来自处理器的信息提供回数据流存储器。 数据流存储器由四个通常被寻址的存储器组成。 参数存储器保存计算中使用的A和B参数; 操作码存储器保存指令; 目标存储器保存输出地址; 标签存储器包含每个参数的状态位。 一个状态位指示相应的参数是否在参数存储器中，并且一个状态，而是指示是否重新使用相应数据参数中存储的信息。 当所有必要信息已经存储在数据流存储器中时，标签存储器输出“火”信号（信号R VALID），并且因此当指令准备被触发到处理器时。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 5. 发明授权
      US5675757A Direct match data flow memory for data driven computing 失效
    • Direct match data flow memory for data driven computing
    • 直接匹配用于数据驱动计算的数据流存储器
    • US5675757A
    • 1997-10-07
    • US403612
    • 1995-03-14
    • George S. Davidson , Victor Gerald Grafe
    • George S. Davidson , Victor Gerald Grafe
    • G06F15/82 , G06F9/44 , G06F13/00
    • G06F9/4436
    • A data flow computer and method of computing is disclosed which utilizes a data driven processor node architecture. The apparatus in a preferred embodiment includes a plurality of First-In-First-Out (FIFO) registers, a plurality of related data flow memories, and a processor. The processor makes the necessary calculations and includes a control unit to generate signals to enable the appropriate FIFO register receiving the result. In a particular embodiment, there are three FIFO registers per node: an input FIFO register to receive input information form an outside source and provide it to the data flow memories; an output FIFO register to provide output information from the processor to an outside recipient; and an internal FIFO register to provide information from the processor back to the data flow memories. The data flow memories are comprised of four commonly addressed memories. A parameter memory holds the A and B parameters used in the calculations; an opcode memory holds the instruction; a target memory holds the output address; and a tag memory contains status bits for each parameter. One status bit indicates whether the corresponding parameter is in the parameter memory and one status bit to indicate whether the stored information in the corresponding data parameter is to be reused. The tag memory outputs a "fire" signal (signal R VALID) when all of the necessary information has been stored in the data flow memories, and thus when the instruction is ready to be fired to the processor.
    • 公开了一种利用数据驱动的处理器节点架构的数据流计算机和计算方法。 优选实施例中的装置包括多个先进先出（FIFO）寄存器，多个相关数据流存储器和处理器。 处理器进行必要的计算，并包括一个控制单元来产生信号，使相应的FIFO寄存器能够接收结果。 在特定实施例中，每个节点有三个FIFO寄存器：输入FIFO寄存器，用于从外部源接收输入信息并将其提供给数据流存储器; 输出FIFO寄存器，用于从处理器向外部接收者提供输出信息; 以及内部FIFO寄存器，用于将来自处理器的信息提供回数据流存储器。 数据流存储器由四个通常被寻址的存储器组成。 参数存储器保存计算中使用的A和B参数; 操作码存储器保存指令; 目标存储器保存输出地址; 标签存储器包含每个参数的状态位。 一个状态位指示相应的参数是否在参数存储器中，一个状态位指示是否重新使用相应数据参数中存储的信息。 当所有必要信息已经存储在数据流存储器中时，标签存储器输出“火”信号（信号R VALID），并且因此当指令准备被触发到处理器时。
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    • 9. 发明授权
      US4893234A Multi-processor including data flow accelerator module 失效
    • Multi-processor including data flow accelerator module
    • 多处理器包括数据流加速器模块
    • US4893234A
    • 1990-01-09
    • US3540
    • 1987-01-15
    • George S. Davidson , Paul E. Pierce
    • George S. Davidson , Paul E. Pierce
    • G06F9/44
    • G06F9/4436
    • An accelerator module for a data flow computer includes an intelligent memory. The module is added to a multiprocessor arrangement and uses a shared tagged memory architecture in the data flow computer. The intelligent memory module assigns locations for holding data values in correspondence with arcs leading to a node in a data dependency graph. Each primitive computation is associated with a corresponding memory cell, including a number of slots for operands needed to execute a primitive computation, a primitive identifying pointer, and linking slots for distributing the result of the cell computation to other cells requiring that result as an operand. Circuitry is provided for utilizing tag bits to determine automatically when all operands required by a processor are available and for scheduling the primitive for execution in a queue. Each memory cell of the module may be associated with any of the primitives, and the particular primitive to be executed by the processor associated with the cell is identified by providing an index, such as the cell number for the primitive, to the primitive lookup table of starting addresses. The module thus serves to perform functions previously performed by a number of sections of data flow architectures and coexists with conventional shared memory therein. A multiprocessing system including the module operates in a hybrid mode, wherein the same processing modules are used to perform some processing in a sequential mode, under immediate control of an operating system, while performing other processing in a data flow mode.
    • 用于数据流计算机的加速器模块包括智能存储器。 将该模块添加到多处理器布置，并在数据流计算机中使用共享标记的存储器体系结构。 智能存储器模块分配用于保持与导致数据依赖关系图中的节点的弧对应的数据值的位置。 每个原始计算与相应的存储器单元相关联，包括用于执行原始计算所需的操作数的多个时隙，原语识别指针，以及用于将小区计算结果分配给需要该结果作为操作数的其他小区的链接时隙 。 提供电路，用于利用标签位自动确定处理器所需的所有操作数是否可用，并且调度用于在队列中执行的原语。 模块的每个存储器单元可以与任何基元相关联，并且由与单元相关联的处理器执行的特定原语通过向原语查找表提供索引，例如基元的单元号 的起始地址。 因此，该模块用于执行先前由多个数据流架构执行的功能，并与其中的常规共享存储器共存。 包括模块的多处理系统以混合模式操作，其中在数据流模式下执行其他处理的同时，在操作系统的即时控制下，使用相同的处理模块以顺序模式执行一些处理。
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    • 10. 发明授权
      US5657465A Direct match data flow machine apparatus and process for data driven computing 失效
    • Direct match data flow machine apparatus and process for data driven computing
    • 直接匹配数据流机器和数据驱动计算过程
    • US5657465A
    • 1997-08-12
    • US403603
    • 1995-03-14
    • George S. Davidson , Victor Gerald Grafe
    • George S. Davidson , Victor Gerald Grafe
    • G06F15/82 , G06F9/44 , G06F13/00
    • G06F9/4436
    • A data flow computer and method of computing is disclosed which utilizes a data driven processor node architecture. The apparatus in a preferred embodiment includes a plurality of First-In-First-Out (FIFO) registers, a plurality of related data flow memories, and a processor. The processor makes the necessary calculations and includes a control unit to generate signals to enable the appropriate FIFO register receiving the result. In a particular embodiment, there are three FIFO registers per node: an input FIFO register to receive input information form an outside source and provide it to the data flow memories; an output FIFO register to provide output information from the processor to an outside recipient; and an internal FIFO register to provide information from the processor back to the data flow memories. The data flow memories are comprised of four commonly addressed memories. A parameter memory holds the A and B parameters used in the calculations; an opcode memory holds the instruction; a target memory holds the output address; and a tag memory contains status bits for each parameter. One status bit indicates whether the corresponding parameter is in the parameter memory and one status but to indicate whether the stored information in the corresponding data parameter is to be reused. The tag memory outputs a "fire" signal (signal R VALID) when all of the necessary information has been stored in the data flow memories, and thus when the instruction is ready to be fired to the processor.
    • 公开了一种利用数据驱动的处理器节点架构的数据流计算机和计算方法。 优选实施例中的装置包括多个先进先出（FIFO）寄存器，多个相关数据流存储器和处理器。 处理器进行必要的计算，并包括一个控制单元来产生信号，使相应的FIFO寄存器能够接收结果。 在特定实施例中，每个节点有三个FIFO寄存器：输入FIFO寄存器，用于从外部源接收输入信息并将其提供给数据流存储器; 输出FIFO寄存器，用于从处理器向外部接收者提供输出信息; 以及内部FIFO寄存器，用于将来自处理器的信息提供回数据流存储器。 数据流存储器由四个通常被寻址的存储器组成。 参数存储器保存计算中使用的A和B参数; 操作码存储器保存指令; 目标存储器保存输出地址; 标签存储器包含每个参数的状态位。 一个状态位指示相应的参数是否在参数存储器中，并且一个状态，而是指示是否重新使用相应数据参数中存储的信息。 当所有必要信息已经存储在数据流存储器中时，标签存储器输出“火”信号（信号R VALID），并且因此当指令准备被触发到处理器时。
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