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    • 7. 发明授权
      US08630109B2 Memory cell and memory device including the same 有权
    • Memory cell and memory device including the same
    • 存储单元和存储器件包括相同的
    • US08630109B2
    • 2014-01-14
    • US13432294
    • 2012-03-28
    • Young-Jin Park
    • Young-Jin Park
    • G11C11/34 , G11C13/00
    • G11C13/047 , H05B33/02 , H05B33/10
    • A memory cell includes a light emitting unit, a phosphorescent layer, a polarization filter and a light detecting unit. The light emitting unit selectively generates a first light signal in response to a write data. The phosphorescent layer generates a second light signal using an energy absorbed from the first light signal. The polarization filter either passes the second light signal to output the passed second light signal as a third light signal or blocks out the second light signal in response to the write data. The light detecting unit generates a read data by detecting the third light signal.
    • 存储单元包括发光单元，磷光层，偏振滤光器和光检测单元。 发光单元响应写入数据选择性地产生第一光信号。 磷光层使用从第一光信号吸收的能量产生第二光信号。 偏振滤波器或者通过第二光信号以输出所传递的第二光信号作为第三光信号，或者响应于写入数据而阻挡第二光信号。 光检测单元通过检测第三光信号来产生读数据。
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    • 8. 发明授权
      US07153781B2 Method to etch poly Si gate stacks with raised STI structure 有权
    • Method to etch poly Si gate stacks with raised STI structure
    • 蚀刻具有凸起的STI结构的多晶硅栅极叠层的方法
    • US07153781B2
    • 2006-12-26
    • US10638673
    • 2003-08-11
    • Heon Lee , Young-Jin Park
    • Heon Lee , Young-Jin Park
    • H01L21/302
    • H01L21/32137 , H01L21/28123 , H01L21/31629 , H01L21/823481
    • In a process for etching poly Si gate stacks with raised STI structure where the thickness of poly Si gates at the AA and STI are different, the improvement comprising: a) etching a gate silicide layer+a poly Si 2 layer; b) forming a continuous poly Si passivation layer on sidewalls of the silicide and poly Si 2 layers and at the interface of the poly Si 2 layer and a poly Si 1 layer and affecting thermal oxidation to form an underlying thin Si oxide gate layer; c) affecting a Si oxide breakthrough etch to clear the passivation layer at interface of the poly Si 2 and the poly Si 1 layers while leaving intact the passivation layer on the sidewalls of the silicide and the poly Si 2 layers; and d) etching the poly Si 1 layer with an oxide selective process to preserve the underlying thin gate oxide and thin passivation layer at the sidewall to obtain vertical profiles of poly Si gate stacks both at the AA and the STI oxide.
    • 在用于蚀刻具有凸起的STI结构的多晶硅栅极堆叠的过程中，其中AA和STI处的多晶硅栅极的厚度不同，其改进包括：a）蚀刻栅极硅化物层+多晶硅层; b）在硅化物和多晶硅层的侧壁上以及在多晶硅层和多晶硅层的界面处形成连续的多晶硅钝化层，并影响热氧化以形成下薄的氧化硅栅极层; c）影响Si氧化物穿透蚀刻以在多晶硅2和多晶硅层的界面处清除钝化层，同时在硅化物和多晶硅层的侧壁上完整地保留钝化层; 和d）用氧化物选择性工艺蚀刻多晶Si层，以在侧壁处保留下面的薄栅极氧化物和薄的钝化层，以在AA和STI氧化物上获得多晶硅栅极叠层的垂直分布。
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    • 9. 发明授权
      US06261924B1 Maskless process for self-aligned contacts 有权
    • Maskless process for self-aligned contacts
    • 用于自对准触点的无掩模过程
    • US06261924B1
    • 2001-07-17
    • US09489865
    • 2000-01-21
    • Jack A. Mandelman , Heon Lee , Young-Jin Park
    • Jack A. Mandelman , Heon Lee , Young-Jin Park
    • H01L2176
    • H01L21/76897 , H01L21/76802 , H01L21/76877
    • A method for forming self-aligned borderless contacts without a masking process, in accordance with the invention, includes forming a shallow trench isolation region about an active area region and forming a gate structure through the active area region. The gate structure and shallow trench isolation region extend above a surface of a substrate, and the substrate has an exposed portion of the between the gate structure and shallow trench isolation region. Undoped polysilicon is deposited over the gate structure, the shallow trench isolation region and the exposed portion of the substrate. The polysilicon is removed from the gate structure and shallow trench isolation region, and remaining polysilicon is doped to form contacts in contact with the substrate.
    • 根据本发明的用于形成自对准无边界触点而不进行掩模处理的方法包括在有源区域区域周围形成浅沟槽隔离区域，并通过有源区域形成栅极结构。 栅极结构和浅沟槽隔离区域在衬底的表面上方延伸，并且衬底具有栅极结构和浅沟槽隔离区域之间的暴露部分。 未掺杂的多晶硅沉积在栅极结构，浅沟槽隔离区和衬底的暴露部分之上。 从栅极结构和浅沟槽隔离区域去除多晶硅，并且掺杂剩余的多晶硅以形成与衬底接触的触点。
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