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1. 发明授权

US06760874B2 Test access circuit and method of accessing embedded test controllers in integrated circuit modules 有权
标题翻译：测试访问电路和集成电路模块中访问嵌入式测试控制器的方法
公开(公告)号：US06760874B2
公开(公告)日：2004-07-06
申请号：US10139294
申请日：2002-05-07
申请人： Jean-François Côté , Benoit Nadeau-Dostie
发明人： Jean-François Côté , Benoit Nadeau-Dostie
IPC分类号： G01R3128
CPC分类号： G01R31/318558 , G01R31/31724 , G01R31/318555
摘要： A test access circuit (TAC) for use in controlling test resources including child test access circuits (TACs) and/or test controllers, in an integrated circuit, comprises an enable input for enabling or disabling access to the test resources, a test port associated with each test resource, each test port including a test port enable output for connection to an enable input of an associated test resource; and an input for receiving a serial output of the associated test resource; and a selector for selecting a test resource for communication therewith.
摘要翻译：在集成电路中用于控制测试资源（包括子测试访问电路（TAC）和/或测试控制器）的测试访问电路（TAC）包括用于启用或禁用对测试资源的访问的启用输入，对于每个测试资源，每个测试端口包括用于连接到相关测试资源的使能输入的测试端口使能输出; 以及用于接收相关测试资源的串行输出的输入; 以及用于选择用于与之通信的测试资源的选择器。

2. 发明授权

US06738938B2 Method for collecting failure information for a memory using an embedded test controller 有权
标题翻译：使用嵌入式测试控制器收集存储器故障信息的方法
公开(公告)号：US06738938B2
公开(公告)日：2004-05-18
申请号：US10156117
申请日：2002-05-29
申请人： Benoit Nadeau-Dostie , Jean-François Côté
发明人： Benoit Nadeau-Dostie , Jean-François Côté
IPC分类号： G11C2900
CPC分类号： G11C29/44
摘要： A method of collecting failure information when testing a memory comprises performing a test of the memory according to a test algorithm, and, while performing the test, counting failure events which occur after a predetermined number of masked events; stopping the test upon occurrence of a stopping criterion which comprises one of occurrence of a first failure event, a change of a test operation; a change of a memory column address; a change of a memory row address; a change of a memory bank address; and a change of a test algorithm phase; and storing failure information.
摘要翻译：在测试存储器时收集故障信息的方法包括根据测试算法对存储器进行测试，并且在执行测试的同时，计算在预定数量的屏蔽事件之后发生的故障事件; 在出现停止标准时停止测试，其包括发生第一故障事件，测试操作的改变之一; 更改内存列地址; 更改内存行地址; 更改存储库地址; 并改变测试算法阶段; 并存储故障信息。

3. 发明授权

US06671839B1 Scan test method for providing real time identification of failing test patterns and test bist controller for use therewith 有权
标题翻译：扫描测试方法，用于提供故障测试模式的实时识别和与其一起使用的测试双控制器
公开(公告)号：US06671839B1
公开(公告)日：2003-12-30
申请号：US10180116
申请日：2002-06-27
申请人： Jean-François Côté , Benoit Nadeau-Dostie
发明人： Jean-François Côté , Benoit Nadeau-Dostie
IPC分类号： G01R3128
CPC分类号： G01R31/318563 , G01R31/318555 , G01R31/318566 , G06F2201/83
摘要： A method of scan testing an integrated circuit to provide real time identification of a block of test patterns having at least one failing test pattern comprises performing a number of test operations and storing a test response signature corresponding to each block of test patterns into a signature register; replacing the test response signature in the signature register with a test block expected signature; identifying the block as a failing test block when the test response signature is different from the test block expected signature; and repeating preceding steps until the test is complete.
摘要翻译：一种对集成电路进行扫描测试以提供具有至少一个故障测试模式的测试模式块的实时识别的方法包括执行多个测试操作并将对应于每个测试模式块的测试响应签名存储到签名寄存器 ; 用测试块预期签名代替签名寄存器中的测试响应签名; 当测试响应签名与测试块预期签名不同时，将块识别为失败的测试块; 并重复前面的步骤，直到测试完成。

4. 发明申请

US20120198294A1 Methods For At-Speed Testing Of Memory Interface 有权
标题翻译：存储器接口的高速测试方法
公开(公告)号：US20120198294A1
公开(公告)日：2012-08-02
申请号：US13018279
申请日：2011-01-31
申请人： Benoit Nadeau-Dostie , Jean-François Côté
发明人： Benoit Nadeau-Dostie , Jean-François Côté
IPC分类号： G11C29/10 , G06F11/263
CPC分类号： G11C29/50012 , G11C8/16 , G11C29/1201 , G11C29/32
摘要： Methods for at-speed testing of a memory interface associated with an embedded memory involves in general two write operations in succession, two read operations in succession, and a capture operation using scan cells. The write and read operations may be performed during a single clock burst, two separate clock bursts in a clock signal, or two separate clock bursts in separate clock signals.
摘要翻译：与嵌入式存储器相关联的存储器接口的高速测试方法通常涉及两次连续写入操作，连续两次读取操作以及使用扫描单元的捕获操作。写操作和读操作可以在单个时钟脉冲串期间执行，在时钟信号中分开两个时钟脉冲串，或者在分离的时钟信号中执行两个分离的时钟脉冲串。

5. 发明授权

US07424656B2 Clocking methodology for at-speed testing of scan circuits with synchronous clocks 有权
标题翻译：具有同步时钟的扫描电路的高速测试时钟方法
公开(公告)号：US07424656B2
公开(公告)日：2008-09-09
申请号：US11060407
申请日：2005-02-18
申请人： Benoit Nadeau-Dostie , Jean-François Côté , Fadi Maamari
发明人： Benoit Nadeau-Dostie , Jean-François Côté , Fadi Maamari
IPC分类号： G01R31/28
CPC分类号： G01R31/31858
摘要： A clocking method for at-speed scan testing for delay defects in cross-domain paths of interacting synchronous clock domains in a scan circuit, each path originating from a source memory element in one of the domains and terminating at a destination memory element in another of the domains and comprises selectively aligning either a capture edge or a launch edge of the clock of each domain with a corresponding edge of at least one other domain of the interacting synchronous clock domains to determine the cross-domain paths to be tested between a source domain and a destination domain; clocking memory elements in each domain at respective domain clock rates to launch signal transitions from source memory elements in source domains; and for each pair of interacting clock domains under test, capturing, in the destination domain, circuit responses to signal transitions launched along paths originating from the source domain and selectively disabling capturing, in the source domain, of circuit responses to signal transitions launched along paths originating from the destination domain.
摘要翻译：一种用于对扫描电路中相互作用的同步时钟域的跨域路径中的延迟缺陷进行高速扫描测试的时钟方法，每个路径源自一个域中的源存储器元件，并终止于另一个的另一个中的目的地存储器元件所述域并且包括选择性地将每个域的时钟的捕获边缘或启动边缘与交互的同步时钟域的至少一个其他域的相应边缘对准，以确定要在源域之间测试的跨域路径和目的域; 以各个域时钟速率在每个域中计时存储器元件以从源域中的源存储器元件启动信号转换; 并且对于正在测试的每对相互作用的时钟域，在目的地域中捕获对源自源域的路径发射的信号转换的电路响应，并且选择性地禁止在源域中捕获沿着路径发射的信号转换的电路响应源自目的地域。

6. 发明授权

US07370251B2 Method and circuit for collecting memory failure information 有权
标题翻译：收集内存故障信息的方法和电路
公开(公告)号：US07370251B2
公开(公告)日：2008-05-06
申请号：US10690594
申请日：2003-10-23
申请人： Benoit Nadeau-Dostie , Jean-François Côté
发明人： Benoit Nadeau-Dostie , Jean-François Côté
IPC分类号： G11C29/00
CPC分类号： G11C29/40
摘要： A method and circuit for collecting memory failure information on-chip and unloading the information in real time while performing a test of memory embedded in a circuit comprises, for each column or row of a memory under test, testing each memory location of the column or row according to a memory test algorithm under control of a first clock, selectively generating a failure summary on-circuit while testing each column or row of the memory; and transferring the failure summary from the circuit under control of a second clock within the time required to test the next column or row, if any, of the memory under test.
摘要翻译：一种用于在执行嵌入在电路中的存储器的测试的同时实时地收集片上存储器故障信息并实时卸载信息的方法和电路包括：对于被测存储器的每一列或一行，测试该列的每个存储器位置或根据在第一时钟的控制下的存储器测试算法，在测试存储器的每个列或行的同时选择性地生成电路故障摘要; 以及在测试所测试的存储器的下一个列或行（如果有的话）所需的时间内从第二时钟的控制下传送来自电路的故障摘要。

7. 发明授权

US07155651B2 Clock controller for at-speed testing of scan circuits 有权
标题翻译：时钟控制器，用于扫描电路的高速测试
公开(公告)号：US07155651B2
公开(公告)日：2006-12-26
申请号：US11013319
申请日：2004-12-17
申请人： Benoit Nadeau-Dostie , Jean-François Côté
发明人： Benoit Nadeau-Dostie , Jean-François Côté
IPC分类号： G01R31/28
CPC分类号： G01R31/31858 , G01R31/318552 , G01R31/31922
摘要： A test clock controller for generating a test clock signal for scan chains in integrated circuits having one or more clock domains, comprises a shift clock controller for generating a shift clock signal for use in loading test patterns into scan chains in the clock domains and for unloading a test response patterns from the scan chains and for generating a burst phase signal after loading a test pattern; and a burst clock controller associated with each of one or more clock domains and responsive to a burst phase signal for generating a burst of clock pulses derived from a respective reference clocks and including a first group of burst clock pulses having a selected reduced frequency relative to the reference clock and a second group of burst clock pulses having a frequency corresponding to that of the reference clock.
摘要翻译：一种测试时钟控制器，用于在具有一个或多个时钟域的集成电路中产生用于扫描链的测试时钟信号，包括移位时钟控制器，用于产生用于将测试模式加载到时钟域中的扫描链中并用于卸载的移位时钟信号来自扫描链的测试响应模式并且用于在加载测试模式之后产生突发相位信号; 以及突发时钟控制器，其与一个或多个时钟域中的每一个相关联，并且响应于脉冲串相位信号，用于产生从各个参考时钟导出的时钟脉冲串，并且包括相对于相对参考时钟具有选定的降低的频率的第一组脉冲串时钟脉冲参考时钟和具有与参考时钟的频率对应的频率的第二组突发时钟脉冲。

8. 发明授权

US06868532B2 Method and program product for designing hierarchical circuit for quiescent current testing and circuit produced thereby 有权
标题翻译：用于设计用于静态电流测试的分层电路的方法和程序产品以及由此产生的电路
公开(公告)号：US06868532B2
公开(公告)日：2005-03-15
申请号：US10011128
申请日：2001-12-10
申请人： Benoit Nadeau-Dostie , Jean-François Côté
发明人： Benoit Nadeau-Dostie , Jean-François Côté
IPC分类号： G01R31/30 , G06F17/50
CPC分类号： G01R31/3012
摘要： A method of designing integrated circuits having an hierarchical structure for quiescent current testing, and the circuit which results therefrom is disclosed. The method comprises analyzing each of one or more selected hierarchical blocks independently of other selected blocks identify any circuit states of each block which could result in elevated quiescent current levels during quiescent current testing of the circuit, the analysis beginning with blocks at a lowest level of hierarchy and proceeding in sequence through each level of design hierarchy to a highest level of hierarchy containing a top-level block; and calculating a fault coverage for each selected block.
摘要翻译：一种设计具有用于静态电流测试的层次结构的集成电路的方法，以及由此产生的电路。该方法包括独立于其它所选块分析一个或多个选择的分层块中的每一个，识别每个块的任何电路状态，其可以导致电路的静态电流测试期间提高的静态电流电平，分析开始于最低级层次结构，并通过每个级别的设计层次顺序进行到包含顶级块的最高级别; 并计算每个所选块的故障覆盖。

9. 发明授权

US08516317B2 Methods for at-speed testing of memory interface 有权
标题翻译：存储器接口的高速测试方法
公开(公告)号：US08516317B2
公开(公告)日：2013-08-20
申请号：US13018279
申请日：2011-01-31
申请人： Benoit Nadeau-Dostie , Jean-François Côté
发明人： Benoit Nadeau-Dostie , Jean-François Côté
IPC分类号： G01R31/28
CPC分类号： G11C29/50012 , G11C8/16 , G11C29/1201 , G11C29/32
摘要： Methods for at-speed testing of a memory interface associated with an embedded memory comprise two write operations in succession, two read operations in succession, and a capture operation using scan cells. The write and read operations are performed during a single clock burst, two separate clock bursts in a clock signal, or two separate clock bursts in separate clock signals.
摘要翻译：用于速度测试与嵌入式存储器相关联的存储器接口的方法包括连续的两个写入操作，连续的两个读取操作以及使用扫描单元的捕获操作。写和读操作在单个时钟脉冲串期间执行，时钟信号中有两个独立的时钟脉冲串，或者在分离的时钟信号中执行两个分离的时钟脉冲串。

10. 发明授权

US07617425B2 Method for at-speed testing of memory interface using scan 有权
标题翻译：使用扫描速度快速测试存储器接口的方法
公开(公告)号：US07617425B2
公开(公告)日：2009-11-10
申请号：US11439497
申请日：2006-05-24
申请人： Benoit Nadeau-Dostie , Jean-François Côté
发明人： Benoit Nadeau-Dostie , Jean-François Côté
IPC分类号： G11C29/00
CPC分类号： G11C29/50 , G11C29/50012 , G11C2029/0401 , G11C2029/3202
摘要： A method and a circuit of testing of a memory interface associated with an embedded memory in a semiconductor circuit involves writing to two memory locations in succession; reading the two memory locations in succession in the same order in which the two memory locations were written; capturing output data from the memory interface; and analyzing captured output data to determine whether said captured output data corresponds to expected data.
摘要翻译：与半导体电路中的嵌入式存储器相关联的存储器接口的测试方法和电路涉及连续写入两个存储单元; 以写入两个存储器位置的相同顺序连续读取两个存储器位置; 从存储器接口捕获输出数据; 并分析所捕获的输出数据以确定所述捕获的输出数据是否对应于预期数据。

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