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    • 1. 发明授权
      US5862082A Two transistor flash EEprom cell and method of operating same 失效
    • Two transistor flash EEprom cell and method of operating same
    • 两个晶体管闪光灯EEprom电池和操作方法相同
    • US5862082A
    • 1999-01-19
    • US62008
    • 1998-04-16
    • Anders T. Dejenfelt , Diane M. Hoffstetter , Qi Lin , Robert A. Olah , Sholeh Diba
    • Anders T. Dejenfelt , Diane M. Hoffstetter , Qi Lin , Robert A. Olah , Sholeh Diba
    • G11C16/04 , H01L27/115 , G11C13/00
    • H01L27/115 , G11C16/0433
    • A flash electrically erasable programmable read only memory (EEPROM) cell fabricated in a semiconductor substrate. A first well region having a first conductivity type is located in the semiconductor substrate. A second well region having a second conductivity type, opposite the first conductivity type, is located in the first well region. A non-volatile memory transistor and an independently controllable access transistor are fabricated in the second well region. The non-volatile memory transistor and the access transistor are connected in series, such that the source of the access transistor is coupled to the drain of the non-volatile memory transistor. The first well region, the second well region, the non-volatile memory transistor and the access transistor are biased such that electrons are transferred from the first well region to a floating gate of the non-volatile memory transistor by Fowler-Nordheim tunneling during an erase mode, and electrons are transferred from the floating gate of the non-volatile memory transistor through the access transistor by Fowler-Nordheim tunneling during a program mode. None of the biasing voltages exceed 12 Volts, thereby enabling the flash EEPROM cell to operate in a 3.3 Volt system. In one embodiment, an array of flash EEPROM cells are fabricated in the second well region.
    • 闪存电可擦除可编程只读存储器（EEPROM）单元，其制造在半导体衬底中。 具有第一导电类型的第一阱区位于半导体衬底中。 具有与第一导电类型相反的第二导电类型的第二阱区位于第一阱区中。 在第二阱区域中制造非易失性存储晶体管和可独立控制的存取晶体管。 非易失性存储晶体管和存取晶体管串联连接，使得存取晶体管的源极耦合到非易失性存储晶体管的漏极。 偏置第一阱区，第二阱区，非易失性存储晶体管和存取晶体管，使得电子通过Fowler-Nordheim隧道在第一阱区域转移到非易失性存储晶体管的浮置栅极 擦除模式，并且在编程模式期间，通过Fowler-Nordheim隧道，电子通过存取晶体管从非易失性存储晶体管的浮动栅极传送。 偏置电压都不超过12伏特，从而使闪存EEPROM单元能够工作在3.3伏特的系统中。 在一个实施例中，在第二阱区域中制造快闪EEPROM单元的阵列。
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    • 4. 发明授权
      US06363016B1 Method for enhancement of non-volatile memory cell read current 有权
    • Method for enhancement of non-volatile memory cell read current
    • 用于增强非易失性存储单元读取电流的方法
    • US06363016B1
    • 2002-03-26
    • US09687479
    • 2000-10-12
    • Qi Lin , Anders T. Dejenfelt
    • Qi Lin , Anders T. Dejenfelt
    • G11C1604
    • G11C5/146 , G11C16/26
    • A method is provided to increase the speed of a non-volatile memory transistor by increasing the read channel current in the non-volatile memory transistor. This increase in speed is accomplished without increasing the VCC voltage supply source or decreasing the channel length of the non-volatile memory transistor. The increase in read channel current is accomplished by applying a low voltage to the substrate region of the non-volatile memory transistor, while grounding the source of the non-volatile memory transistor. If the non-volatile memory transistor is located in an array, the low voltage is applied to the sources and drains of non-volatile memory transistors on unselected bit lines to inhibit junction leakage channel current from these unselected non-volatile memory transistors.
    • 提供一种通过增加非易失性存储晶体管中的读通道电流来增加非易失性存储晶体管的速度的方法。 在不增加VCC电压源或减小非易失性存储晶体管的通道长度的情况下实现速度的提高。 通过在非易失性存储晶体管的源极接地的同时向非易失性存储晶体管的衬底区域施加低电压来实现读通道电流的增加。 如果非易失性存储晶体管位于阵列中，则将低电压施加到非选择位线上的非易失性存储晶体管的源极和漏极，以抑制来自这些未选择的非易失性存储晶体管的结漏电通道电流。
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    • 6. 发明授权
      US06711063B1 EEPROM memory cell array architecture for substantially eliminating leakage current 失效
    • EEPROM memory cell array architecture for substantially eliminating leakage current
    • EEPROM存储单元阵列架构，用于基本上消除漏电流
    • US06711063B1
    • 2004-03-23
    • US10264203
    • 2002-10-03
    • Anders T. Dejenfelt , David Kuan-Yu Liu
    • Anders T. Dejenfelt , David Kuan-Yu Liu
    • G11C1606
    • G11C16/30 , G11C16/0433 , G11C16/0441
    • An EEPROM memory cell array architecture (50) that substantially eliminates leakage current to allow for reading memory cells (20) in a memory cell array of, for example, a CPLD at lower voltages than are possible with prior art architectures, thereby facilitating development of low voltage applications. This is accomplished by associating each wordline of the memory cell array with a ground transistor (26). On one embodiment, the ground transistor (26) can be a high voltage transistor, in which case the same high voltage control signal can control both the ground transistor (26) and the memory cell=s read transistor (32). In another embodiment, the ground transistor (26) is a low voltage transistor controlled by a separate low voltage control signal.
    • 一种EEPROM存储单元阵列架构（50），其基本上消除泄漏电流以允许以比现有技术架构更低的电压读取例如CPLD的存储器单元阵列中的存储器单元（20），从而有助于开发 低电压应用。 这通过将存储单元阵列的每个字线与接地晶体管（26）相关联来实现。 在一个实施例中，接地晶体管（26）可以是高压晶体管，在这种情况下，相同的高电压控制信号可以控制接地晶体管（26）和存储单元=读出晶体管（32）。 在另一个实施例中，接地晶体管（26）是由单独的低电压控制信号控制的低压晶体管。
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    • 7. 发明授权
      US5847993A Non-volatile programmable CMOS logic cell and method of operating same 失效
    • Non-volatile programmable CMOS logic cell and method of operating same
    • 非易失性可编程CMOS逻辑单元及其操作方法相同
    • US5847993A
    • 1998-12-08
    • US881719
    • 1997-06-23
    • Anders T. Dejenfelt
    • Anders T. Dejenfelt
    • G11C16/04 , H01L27/115
    • G11C16/045 , G11C16/0441 , H01L27/115
    • A programmable logic cell which includes a first transistor having a first conductivity type, and a second transistor having a second conductivity type, opposite the first conductivity type. The first transistor is coupled in series between a first voltage supply terminal and an output terminal, while the second transistor is coupled in series between a second voltage supply terminal and the output terminal. The first and second transistors share a common floating gate and a common control gate, which extends over the common floating gate. The floating gate has substantially the same layout as the control gate. When the floating gate is programmed to store charge of a first polarity, the programmable logic cell enters a non-volatile first state and provides an output signal having a first logic state. When the floating gate is programmed to store charge of a second polarity, the programmable logic cell enters a non-volatile second state and provides an output signal having a second logic state. When the floating gate is programmed to store a neutral charge, the programmable logic cell enters a third state in which the programmable logic cell provides an output signal representative of a predetermined logic function in response to one or more input signals. This logic function can be, for example, an inverter function, a logical NAND function, or a logical NOR function. The output terminal of the programmable logic cell can be coupled to a pass transistor of a programmable interconnect structure or to a configurable logic block of a field programmable gate array.
    • 一种可编程逻辑单元，包括具有第一导电类型的第一晶体管和与第一导电类型相反的具有第二导电类型的第二晶体管。 第一晶体管串联耦合在第一电压源端子和输出端子之间，而第二晶体管串联耦合在第二电压源端子和输出端子之间。 第一和第二晶体管共享共同的浮动栅极和公共控制栅极，其在公共浮动栅极上延伸。 浮动栅极具有与控制栅极大致相同的布局。 当浮动门被编程为存储第一极性的电荷时，可编程逻辑单元进入非易失性的第一状态并提供具有第一逻辑状态的输出信号。 当浮动门被编程为存储第二极性的电荷时，可编程逻辑单元进入非易失性第二状态并提供具有第二逻辑状态的输出信号。 当浮动门被编程为存储中性电荷时，可编程逻辑单元进入第三状态，其中可编程逻辑单元响应于一个或多个输入信号提供表示预定逻辑功能的输出信号。 该逻辑功能可以是例如逆变器功能，逻辑NAND功能或逻辑NOR功能。 可编程逻辑单元的输出端可以耦合到可编程互连结构的传输晶体管或现场可编程门阵列的可配置逻辑块。
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