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    • 3. 发明授权
      US5896180A Phase-locked loop circuit for generating stable clock signal for use in regeneration of picture signal 失效
    • Phase-locked loop circuit for generating stable clock signal for use in regeneration of picture signal
    • 用于产生用于图像信号再生的稳定时钟信号的锁相环电路
    • US5896180A
    • 1999-04-20
    • US694547
    • 1996-08-09
    • Toshiaki Usui
    • Toshiaki Usui
    • H04N9/44 , H03L7/00 , H03L7/093 , H03L7/107 , H03L7/14 , H03L7/181 , H04N5/12 , H04N9/45 , H04N5/06
    • H04N9/45 , H03L7/093 , H03L7/107 , H03L7/14 , H03L7/143 , H03L7/146 , H03L7/181 , H04N5/126
    • A phase-locked loop circuit generates a clock signal synchronized with a color burst signal contained in a composite color picture signal. The phase-locked loop circuit contains a phase synchronization loop having a loop gain, extracts the color burst signal from the composite color picture signal, compares the phases of the generated clock signal and the color burst signal, and controls the phase of the generated clock signal to reduce the difference between the above phases. The phase-locked loop circuit further detects the vertical blanking signal, and reduces the loop gain for the duration of the vertical blanking signal. Alternatively, a horizontal synchronizing signal is used instead of the color burst signal. Another phase-locked loop circuit generates a clock signal synchronized with a reference clock signal based on first frequency information indicating a frequency of the reference clock signal. This phase-locked loop circuit generates the clock signal so that the phase of the generated clock signal is controlled according to an output of an amplifier. Second frequency information indicating the frequency of the generated clock signal is generated, and a difference between the frequencies of the reference clock signal and the generated clock signal is obtained. The amplifier amplifies the difference with a gain which can be controlled externally. When a change in the polarity of the difference, a large amount of the absolute value of the difference, or a loss of the first information, is detected, the gain is reduced or suppressed.
    • 锁相环电路产生与包含在复合彩色图像信号中的色同步信号同步的时钟信号。 锁相环电路包含具有环路增益的相位同步环路，从合成彩色图像信号中提取色同步信号，比较生成的时钟信号和色同步信号的相位，并控制生成的时钟的相位 信号以减少上述阶段之间的差异。 锁相环电路还检测垂直消隐信号，并在垂直消隐信号的持续时间内减小环路增益。 或者，使用水平同步信号来代替色同步信号。 另一个锁相环电路基于指示参考时钟信号的频率的第一频率信息产生与参考时钟信号同步的时钟信号。 该锁相环电路产生时钟信号，使得根据放大器的输出来控制产生的时钟信号的相位。 产生指示所生成的时钟信号的频率的第二频率信息，并且获得参考时钟信号和产生的时钟信号的频率之间的差异。 放大器利用可从外部控制的增益来放大差值。 当差异的极性的变化，检测到差异的绝对值的大量或第一信息的损失时，增益被减小或抑制。
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    • 5. 发明授权
      US5079548A Data packing circuit in variable length coder 失效
    • Data packing circuit in variable length coder
    • 可变长度编码器中的数据打包电路
    • US5079548A
    • 1992-01-07
    • US585702
    • 1990-09-19
    • Takehiko Fujiyama , Toshiaki Usui , Ryouichi Dangi , Takashi Kawabata
    • Takehiko Fujiyama , Toshiaki Usui , Ryouichi Dangi , Takashi Kawabata
    • G06F5/00 , H03M7/40
    • H03M7/40 , G06F5/00
    • A data packing circuit, used in a variable length coder, for receiving code words including variable length codes and code length information of the variable length codes, and packing the variable length codes with no gaps into successive units of bits having predetermined length. The code word is shifted in a first direction by a number of bits equal to a shift number, and in parallel, the code word is shifted in a second direction opposite to the first direction by a number of bits equal to the difference between the predetermined length and the shift number, and zero is filled in each vacant bit which is generated by the above shift operations. The shift number is determined by accumulation of the code lengths by modulo-n addition, n being equal to the predetermined number, and a carry addition of the code lengths whether or not a carry occurs over the above predetermined length in the accumulated value. Logical sums of respective bits of the shifted result in the first direction and corresponding bits of the output of an intermediate date register are obtained. The intermediate data register latches the logical sums in every cycle of the code word when a carry is not detected in the above accumulation, and latches the shifted result in the second direction in every cycle of the code word when the carry is detected. The logical sums are latched as output data of the data packing circuit when the carry occurs.
    • 一种在可变长度编码器中使用的数据打包电路，用于接收包括可变长度代码的可变长度代码和可变长度代码的代码长度信息的代码字，并将无间隙的可变长度代码打包成具有预定长度的连续的位单元。 码字在第一方向上移位等于移位数的位数，并行地，码字在与第一方向相反的第二方向上移位等于预定值之间的差的位数 长度和移位数，并且在由上述移位操作产生的每个空位中填充零。 移位数由通过模数n相加的代码长度的累积确定，n等于预定数量，以及在累积值中是否在上述预定长度上发生进位的代码长度的进位加法。 获得第一方向上的移位结果的各个比特的相应比特和中间日期寄存器的输出的对应比特的逻辑和。 当在上述累积中未检测到进位时，中间数据寄存器在码字的每个周期中锁存逻辑和，并且当检测到进位时，在码字的每个周期中将移位结果锁存在第二方向。 当发生进位时，逻辑和被锁存为数据打包电路的输出数据。
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