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1. 发明申请

US20130013969A1 BUS TRANSACTION MONITORING AND DEBUGGING SYSTEM USING FPGA 审中-公开
标题翻译：使用FPGA的总线交易监控和调试系统
公开(公告)号：US20130013969A1
公开(公告)日：2013-01-10
申请号：US13473650
申请日：2012-05-17
申请人： RAVISHANKAR RAJARAO , SENTHIL KUMAR BALAN
发明人： RAVISHANKAR RAJARAO , SENTHIL KUMAR BALAN
IPC分类号： G01R31/3177
CPC分类号： G01R31/318519
摘要： The various embodiments herein provide a method and a system for providing a bus transaction monitoring and debugging using FPGA. The system comprises a first FPGA, a second FPGA, application software and a communication interface to connect the second FPGA with the application software. The second FPGA comprises a monitor RTL for tapping data signals from different levels of the first FPGA, a transaction based signal trigger for capturing the signals tapped at different levels of the RTL, a monitor data interface for storing the data signals of interest and a packetizer for converting the signals to a plurality of data packets and transmit the data packets to the application software. The application software decodes the transmitted data packets and displays the transactions on a waveform viewer by communicating the information related to the data packets using a plurality of communication protocols.
摘要翻译：本文的各种实施例提供了一种用于使用FPGA提供总线事务监视和调试的方法和系统。该系统包括第一FPGA，第二FPGA，应用软件和用于将第二FPGA与应用软件连接的通信接口。第二个FPGA包括一个用于分接来自第一个FPGA的不同级别的数据信号的监视器RTL，一个基于事务的信号触发器，用于捕获在不同级别的RTL上抽头的信号;一个用于存储感兴趣的数据信号的监视器数据接口和一个打包器用于将信号转换成多个数据分组，并将数据分组发送到应用软件。应用软件通过使用多个通信协议传送与数据分组相关的信息来解码发送的数据分组并在波形观看器上显示交易。

2. 发明授权

US09176839B2 Bus transaction monitoring and debugging system using FPGA 有权
标题翻译：总线事务监控和调试系统采用FPGA
公开(公告)号：US09176839B2
公开(公告)日：2015-11-03
申请号：US13473650
申请日：2012-05-17
申请人： Ravishankar Rajarao , Senthil Kumar Balan
发明人： Ravishankar Rajarao , Senthil Kumar Balan
IPC分类号： G01R31/28 , G06F7/02 , H04J3/24 , H04J3/04 , G06F13/36 , G06F13/14 , G06F11/32 , G06F11/30
CPC分类号： G01R31/318519
摘要： The various embodiments herein provide a method and a system for providing a bus transaction monitoring and debugging using FPGA. The system comprises a first FPGA, a second FPGA, application software and a communication interface to connect the second FPGA with the application software. The second FPGA comprises a monitor RTL for tapping data signals from different levels of the first FPGA, a transaction based signal trigger for capturing the signals tapped at different levels of the RTL, a monitor data interface for storing the data signals of interest and a packetizer for converting the signals to a plurality of data packets and transmit the data packets to the application software. The application software decodes the transmitted data packets and displays the transactions on a waveform viewer by communicating the information related to the data packets using a plurality of communication protocols.
摘要翻译：本文的各种实施例提供了一种用于使用FPGA提供总线事务监视和调试的方法和系统。该系统包括第一FPGA，第二FPGA，应用软件和用于将第二FPGA与应用软件连接的通信接口。第二个FPGA包括一个用于分接来自第一个FPGA的不同级别的数据信号的监视器RTL，一个基于事务的信号触发器，用于捕获在不同级别的RTL上抽头的信号;一个用于存储感兴趣的数据信号的监视器数据接口和一个打包器用于将信号转换成多个数据分组，并将数据分组发送到应用软件。应用软件通过使用多个通信协议传送与数据分组相关的信息来解码发送的数据分组并在波形观看器上显示交易。

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