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1. 发明授权

US4901267A Floating point circuit with configurable number of multiplier cycles and variable divide cycle ratio 失效
标题翻译：浮点电路，具有可配置的乘法器周期数和可分的分频周期比
公开(公告)号：US4901267A
公开(公告)日：1990-02-13
申请号：US167802
申请日：1988-03-14
申请人： Mark Birman , George K. Chu , Fred A. Ware , Selfia Halim
发明人： Mark Birman , George K. Chu , Fred A. Ware , Selfia Halim
IPC分类号： G06F7/487 , G06F1/12 , G06F7/527 , G06F7/53 , G06F7/535 , G06F7/537 , G06F7/552 , G06F7/57 , G06F9/302 , G06F9/38
CPC分类号： G06F9/3885 , G06F1/12 , G06F7/483 , G06F7/57 , G06F9/30014 , G06F2207/382 , G06F2207/3884
摘要： The present invention optimizes the number and ratio of cycles required among the divide/square root unit, multiplier unit and ALU. An intermediate latch with its own clock is provided at the output of the multiplier half-array in the intermediate stage to feed back data for a second pass for double-precision numbers. The multiplier can then be adjusted for either two-cycle latency mode (for optimizing double-precision multiplies) or three-cycle latency mode (for optimizing single-precision multiplies). A separate divide clock is used for the divide/square root unit, and is synchronized with the multiplier cycle clock on input and output. This allows the divide time to be optimized so that it requires fewer clock cycles when a longer multiplier clock cycle time is used.
摘要翻译：本发明优化了除法/平方根单元，乘法器单元和ALU之间所需的周期数和比率。在中间级的乘法器半阵列的输出处提供具有其自己的时钟的中间锁存器，以反馈用于双精度数字的第二遍的数据。然后可以针对两周期延迟模式（优化双精度乘法）或三周期延迟模式（用于优化单精度乘数）来调整乘数。分频/平方根单位使用单独的分频时钟，并与输入和输出的乘法器周期时钟同步。这样可以优化分频时间，以便在使用较长的乘法器时钟周期时，需要较少的时钟周期。

2. 发明授权

US06546451B1 Method and apparatus for decoupling processor speed from memory subsystem speed in a node controller 有权
标题翻译：处理器速度与节点控制器中存储器子系统速度的耦合的方法和装置
公开(公告)号：US06546451B1
公开(公告)日：2003-04-08
申请号：US09409639
申请日：1999-09-30
申请人： Swaminathan Venkataraman , Selfia Halim
发明人： Swaminathan Venkataraman , Selfia Halim
IPC分类号： G06F100
CPC分类号： G06F15/17343 , G06F13/4022
摘要： A node controller (12) includes a processor interface unit (24), a crossbar unit (26), and a memory directory interface unit (22). Request and reply messages pass from the processor interface unit (24) to the crossbar unit (26) through a processor interface output queue (52). The processor interface unit (24) writes a request message into the processor interface output queue (52) using a processor interface clock to latch a write address from a write address latch (62) in a synchronizer (60). The write address is encoded by a Gray code counter (64) and latched by a first sync latch (66) and a second sync latch (18) using a core clock of the crossbar unit (30). The output of the second sync latch (68) provides one of the inputs to a read address latch (70) using the core clock of the crossbar unit (30). The read address is provided to the processor interface output queue (52) so that the request message is presented to the crossbar unit (30) in its clock domain regardless of the clock frequency of the processor interface unit (24).
摘要翻译：节点控制器（12）包括处理器接口单元（24），交叉开关单元（26）和存储器目录接口单元（22）。请求和回复消息通过处理器接口输出队列（52）从处理器接口单元（24）传递到交叉开关单元（26）。处理器接口单元（24）使用处理器接口时钟将请求消息写入处理器接口输出队列（52），以从同步器（60）中的写入地址锁存器（62）锁存写入地址。写地址由格雷码计数器（64）编码并由第一同步锁存器（66）和第二同步锁存器（18）锁存，使用交叉开关单元（30）的内核时钟。第二同步锁存器（68）的输出使用交叉开关单元（30）的内核时钟将一个输入提供给读地址锁存器（70）。所述读取地址被提供给所述处理器接口输出队列（52），使得所述请求消息被呈现给其时钟域中的所述交叉开关单元（30），而与所述处理器接口单元（24）的时钟频率无关。

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