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1. 发明申请

US20130275683A1 Programmably Partitioning Caches 审中-公开
标题翻译：可编程分区缓存
公开(公告)号：US20130275683A1
公开(公告)日：2013-10-17
申请号：US13995197
申请日：2011-08-29
申请人： Nicolas Kacevas
发明人： Nicolas Kacevas
IPC分类号： G06F12/10
CPC分类号： G06F12/1045 , G06F12/1036
摘要： Agents may be assigned to discrete portions of a cache. In some cases, more than one agent may be assigned to the same cache portion. The size of the portion, the assignment of agents to the portion and the number of agents may be programmed dynamically in some embodiments.
摘要翻译：代理可以被分配到高速缓存的离散部分。在某些情况下，可以将多个代理分配给相同的高速缓存部分。在一些实施例中，部分的大小，代理对部分的分配和代理的数量可以被动态地编程。

2. 发明授权

US07174444B2 Preventing a read of a next sequential chunk in branch prediction of a subject chunk 失效
标题翻译：防止对主体块的分支预测中的下一个顺序块的读取
公开(公告)号：US07174444B2
公开(公告)日：2007-02-06
申请号：US10402145
申请日：2003-03-31
申请人： Eran Altshuler , Oded Lempel , Robert Valentine , Nicolas Kacevas
发明人： Eran Altshuler , Oded Lempel , Robert Valentine , Nicolas Kacevas
IPC分类号： G06F9/30
CPC分类号： G06F9/3844
摘要： A system and method of early branch prediction in a processor to evaluate, typically before a full branch prediction is made, ways in a branch target buffer to determine if any of said ways corresponds to a valid unconditional branch, and upon such determination, to generate a signal to prevent a read of a next sequential chunk.
摘要翻译：一种处理器中早期分支预测的系统和方法，通常在进行全分支预测之前评估分支目标缓冲器中的方式，以确定所述方法中的任何一种是否对应于有效的无条件分支，并且在这种确定时，生成一个防止读取下一个连续块的信号。

3. 发明授权

US5842008A Method and apparatus for implementing a branch target buffer cache with multiple BTB banks 失效
标题翻译：用于实现具有多个BTB组的分支目标缓冲器高速缓存的方法和装置
公开(公告)号：US5842008A
公开(公告)日：1998-11-24
申请号：US665516
申请日：1996-06-18
申请人： Simcha Gochman , Nicolas Kacevas
发明人： Simcha Gochman , Nicolas Kacevas
IPC分类号： G06F9/38
CPC分类号： G06F9/3806
摘要： A Branch Target Buffer Circuit in a computer processor that predicts branch instructions within a stream of computer instructions is disclosed. The Branch Target Buffer Circuit uses a Branch Target Buffer Cache with multiple BTB banks that store branch information about previously executed branch instructions. The branch information stored in each bank of the Branch Target Buffer Cache is addressed by the last byte of each branch instruction When an Instruction Fetch Unit in the computer processor fetches a block of instructions it sends the Branch Target Buffer Circuit an instruction pointer. Based on the instruction pointer, the Branch Target Buffer Circuit looks in the Branch Target Buffer Cache banks to see if any of the instructions in the block being fetched is a branch instruction. When the Branch Target Buffer Circuit finds an upcoming branch instruction in the Branch Target Buffer Cache, the Branch Target Buffer Circuit informs an instruction Fetch Unit about the upcoming branch instruction.
摘要翻译：公开了一种计算机处理器中的分支目标缓冲器电路，其预测计算机指令流内的分支指令。分支目标缓冲器电路使用具有多个BTB组的分支目标缓冲器高速缓存，其存储关于先前执行的分支指令的分支信息。存储在分支目标缓冲区高速缓冲存储器的每个存储区中的分支信息由每个分支指令的最后一个字节寻址。当计算机处理器中的指令获取单元获取指令块时，它发送分支目标缓冲器电路指令指针。基于指令指针，分支目标缓冲器电路查找分支目标缓冲区高速缓冲存储区，以查看正在获取的块中的任何指令是否是分支指令。当分支目标缓冲器电路在分支目标缓冲器高速缓存中发现即将到来的分支指令时，分支目标缓冲器电路通知指令提取单元关于即将到来的分支指令。

4. 发明授权

US07058795B2 Method and apparatus of branch prediction 失效
公开(公告)号：US07058795B2
公开(公告)日：2006-06-06
申请号：US10178555
申请日：2002-06-25
申请人： Nicolas Kacevas , Eran Altshuler
发明人： Nicolas Kacevas , Eran Altshuler
IPC分类号： G06F9/38
CPC分类号： G06F9/3848
摘要： Briefly, a method and apparatus of branch prediction is provided. The branch prediction may be done by performing a XOR operation between MSB of set bits of a path register with LSB of set bits of an instruction pointer address register to provide a global index, and by performing a XOR operation of LSB tag bits of the path register with MSB tag bits of the instruction pointer address register and providing a tag index. There may be multiplexing between a global prediction to a local prediction.

5. 发明授权

US06601161B2 Method and system for branch target prediction using path information 有权
标题翻译：使用路径信息进行分支目标预测的方法和系统
公开(公告)号：US06601161B2
公开(公告)日：2003-07-29
申请号：US09223303
申请日：1998-12-30
申请人： Lihu Rappoport , Ronny Ronen , Nicolas Kacevas , Oded Lempel
发明人： Lihu Rappoport , Ronny Ronen , Nicolas Kacevas , Oded Lempel
IPC分类号： G06F938
CPC分类号： G06F9/3806 , G06F9/3848
摘要： A system and method for predicting a branch target for a current instruction in a microprocessor, the system comprising a cache storing indirect branch instructions and a path register. The path register is updated on certain branches by an XOR operation on the path register and the branch instruction, followed by the addition of one or more bits to the register. The cache is indexed by performing an operation on a portion of the current instruction address and the path register; the entry returned, if any, may be used to predict the target of the current instruction.
摘要翻译：一种用于预测微处理器当前指令的分支目标的系统和方法，该系统包括存储间接分支指令和路径寄存器的高速缓存器。通过路径寄存器和分支指令上的异或运算，在某些分支上更新路径寄存器，然后向寄存器添加一个或多个位。通过对当前指令地址和路径寄存器的一部分执行操作来对高速缓存进行索引; 返回的条目（如果有的话）可以用于预测当前指令的目标。

6. 发明申请

US20050262332A1 Method and system for branch target prediction using path information 审中-公开
标题翻译：使用路径信息进行分支目标预测的方法和系统
公开(公告)号：US20050262332A1
公开(公告)日：2005-11-24
申请号：US10404384
申请日：2003-03-31
申请人： Lihu Rappoport , Ronny Ronen , Nicolas Kacevas , Oded Lempel
发明人： Lihu Rappoport , Ronny Ronen , Nicolas Kacevas , Oded Lempel
IPC分类号： G06F9/38 , G06F9/44
CPC分类号： G06F9/3806 , G06F9/322 , G06F9/3848
摘要： A system and method for predicting a branch target for a current instruction in a microprocessor, the system comprising a cache storing indirect branch instructions and a path register. The path register is updated on certain branches by an XOR operation on the path register and the branch instruction, followed by the addition of one or more bits to the register. The cache is indexed by performing an operation on a portion of the current instruction address and the path register; the entry returned, if any, may be used to predict the target of the current instruction.
摘要翻译：一种用于预测微处理器当前指令的分支目标的系统和方法，该系统包括存储间接分支指令和路径寄存器的高速缓存器。通过路径寄存器和分支指令上的异或运算，在某些分支上更新路径寄存器，然后向寄存器添加一个或多个位。通过对当前指令地址和路径寄存器的一部分执行操作来对高速缓存进行索引; 返回的条目（如果有的话）可以用于预测当前指令的目标。

7. 发明授权

US06397297B1 Dual cache with multiple interconnection operation modes 失效
标题翻译：具有多种互连操作模式的双缓存
公开(公告)号：US06397297B1
公开(公告)日：2002-05-28
申请号：US09474782
申请日：1999-12-30
申请人： Zeev Sperber , Jack Doweck , Nicolas Kacevas , Roy Nesher
发明人： Zeev Sperber , Jack Doweck , Nicolas Kacevas , Roy Nesher
IPC分类号： G06F1200
CPC分类号： G06F12/0897
摘要： A computer system having cache modules interconnected in series includes a first and a second cache module directly coupled to an address generating line for parallel lookup of data and data conversion logic coupled between the first cache module and said second cache module.
摘要翻译：具有串联互连的高速缓存模块的计算机系统包括直接耦合到地址生成线的第一和第二高速缓存模块，用于并行查找耦合在第一高速缓存模块和所述第二高速缓存模块之间的数据和数据转换逻辑。

8. 发明授权

US5964868A Method and apparatus for implementing a speculative return stack buffer 失效
标题翻译：用于实现推测返回堆栈缓冲区的方法和装置
公开(公告)号：US5964868A
公开(公告)日：1999-10-12
申请号：US647752
申请日：1996-05-15
申请人： Simcha Gochman , Nicolas Kacevas , Farah Jubran
发明人： Simcha Gochman , Nicolas Kacevas , Farah Jubran
IPC分类号： G06F9/38 , G06F9/42
CPC分类号： G06F9/3806 , G06F9/30054 , G06F9/3842 , G06F9/3863
摘要： A return stack buffer mechanism that uses two separate return stack buffers is disclosed. The first return stack buffer is the Speculative Return Stack Buffer. The Speculative Return Stack Buffer is updated using speculatively fetched instructions. Thus, the Speculative Return Stack Buffer may become corrupted when incorrect instructions are fetched. The second return stack buffer is the Actual Return Stack Buffer. The Actual Return Stack Buffer is updated using information from fully executed branch instructions. When a branch misprediction causes a pipeline flush, the contents of the Actual Return Stack Buffer is copied into the Speculative Return Stack Buffer to correct any corrupted information.
摘要翻译：公开了一种使用两个单独的返回堆栈缓冲器的返回堆栈缓冲机制。第一个返回堆栈缓冲区是推测返回堆栈缓冲区。使用推测读取的指令更新推测返回堆栈缓冲区。因此，当提取不正确的指令时，推测返回堆栈缓冲区可能会损坏。第二个返回堆栈缓冲区是实际返回堆栈缓冲区。使用完全执行的分支指令的信息更新实际返回堆栈缓冲区。当分支错误预测导致管道冲洗时，实际返回堆栈缓冲区的内容将被复制到推测返回堆栈缓冲区以更正任何损坏的信息。

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