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    • 1. 发明授权
      US09305617B2 Data and strobe decompressing memory controller and memory control method 有权
    • Data and strobe decompressing memory controller and memory control method
    • 数据和选通解压缩存储器控制器和存储器控制方法
    • US09305617B2
    • 2016-04-05
    • US14342263
    • 2012-05-28
    • Minoru Oda
    • Minoru Oda
    • G06F12/00 , G11C7/10 , G06F13/16
    • G11C7/1072 , G06F13/1689
    • Write-leveling, a write-leveling control unit (250) adjusts the delay amounts of DQS control unit (242) and a DQ control unit (244), at first, within a range of less than one clock cycle. Then, with respect to each SDRAM (282), a read-data row acquired by performing a read after a write of an expected value data row is compared value data row, and depending upon the comparison result, the delay amounts of the DQS control unit (242) and the DQ control unit (244) are adjusted in clock-cycle units. At the above write-time, control is performed so that the DQS control unit (242) outputs a data strobe signal (DQS) which is 2×M clock cycles longer than a burst length defined according to a specification, and the DQ control unit (244) adds M units each of data before and after a number of units of expected value data rows that match the burst length in order to output the data.
    • 写平均化时，写入均衡控制单元（250）首先在小于一个时钟周期的范围内调整DQS控制单元（242）和DQ控制单元（244）的延迟量。 然后，对于每个SDRAM（282），通过在写入期望值数据行之后执行读取而获取的读取数据行被比较值数据行，并且根据比较结果，DQS控制的延迟量 单元（242）和DQ控制单元（244）以时钟周期单位进行调整。 在上述写入时间，执行控制，使得DQS控制单元（242）输出比根据规范定义的突发长度长2×M个时钟周期的数据选通信号（DQS），并且DQ控制单元 （244）在匹配脉冲串长度的预期值数据行的数量单位之前和之后增加每个数据的M个单元，以输出数据。
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    • 2. 发明申请
      US20140229668A1 MEMORY CONTROLLER AND MEMORY CONTROL METHOD 有权
    • MEMORY CONTROLLER AND MEMORY CONTROL METHOD
    • 存储控制器和存储器控制方法
    • US20140229668A1
    • 2014-08-14
    • US14342263
    • 2012-05-28
    • Minoru Oda
    • Minoru Oda
    • G11C7/10
    • G11C7/1072 , G06F13/1689
    • Write-leveling, a write-leveling control unit(250) adjusts the delay amounts of DQS control unit(242) and a DQ control unit(244), at first, within a range of less than one clock cycle. Then, with respect to each SDRAM(282), a read-data row acquired by performing a read after a write of an expected value data row is compared value data row, and depending upon the comparison result, the delay amounts of the DQS control unit(242) and the DQ control unit(244) are adjusted in clock-cycle units. At the above write-time, control is performed so that the DQS control unit(242) outputs a data strobe signal(DQS) which is 2×M clock cycles longer than a burst length defined according to a specification, and the DQ control unit(244) adds M units each of data before and after a number of units of expected value data rows that match the burst length in order to output the data.
    • 写平均化时，写入均衡控制单元（250）首先在小于一个时钟周期的范围内调整DQS控制单元（242）和DQ控制单元（244）的延迟量。 然后，对于每个SDRAM（282），通过在写入期望值数据行之后执行读取而获取的读取数据行被比较值数据行，并且根据比较结果，DQS控制的延迟量 单元（242）和DQ控制单元（244）以时钟周期单位进行调整。 在上述写入时间，执行控制，使得DQS控制单元（242）输出比根据规范定义的突发长度长2×M个时钟周期的数据选通信号（DQS），并且DQ控制单元 （244）在匹配脉冲串长度的预期值数据行的数量单位之前和之后增加每个数据的M个单元，以输出数据。
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    • 7. 发明授权
      US4815108A Signal detection apparatus 失效
    • Signal detection apparatus
    • 信号检测装置
    • US4815108A
    • 1989-03-21
    • US178230
    • 1988-04-06
    • Minoru Oda
    • Minoru Oda
    • G01T1/17 , G01R19/00 , G01R23/10 , G01R29/02 , H03K5/1252 , H04B1/10
    • H03K5/1252
    • A signal detection apparatus wherein pulses of the reverse polarity to that of the signal pulse to be detected are detected from an input pulse signal, and thereafter the signal outputting path is cut off for a fixed period, so that noise pulses which have oscillating waveforms in both positive and negative polarites are segregated from the signal pulses which can be provided with a unipolarity, by making use of the difference in polarity, and thereby, the noise pulses are eliminated regardless of their pulse heights. Further, the signal input to the cut-off circuit is delayed for a fixed period of time so that the first peak of the noise pulses may be eliminated even if it is of the same polarity as that of the signal pulse.
    • 一种信号检测装置，其特征在于，从输入脉冲信号检测出与所检测的信号脉冲相反极性的脉冲，之后将信号输出路径切断固定期间，使得具有振荡波形的噪声脉冲 通过利用极性差异，正极性和负极性的两个偏振信号与可以提供单极性的信号脉冲分离，从而消除噪声脉冲，而不管其脉冲高度如何。 此外，输入到截止电路的信号被延迟固定的时间段，使得即使噪声脉冲的第一峰值与信号脉冲的极性相同，也可以消除噪声脉冲的第一峰值。
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    • 8. 发明授权
      US4737662A Differential phase shifter 失效
    • Differential phase shifter
    • 差分移相器
    • US4737662A
    • 1988-04-12
    • US921240
    • 1986-10-21
    • Minoru Oda , Yukio Nishizawa
    • Minoru Oda , Yukio Nishizawa
    • H03H11/22 , H03H7/21 , H03H11/20 , H03K5/00 , H03L3/00
    • H03H11/20
    • A phase shifter according to this invention comprises circuit groups on a phase advance side and on a phase retardation side in each of which N phase shifting circuits of constant amplitude are connected in cascade, and in which the time constants of the successive phase shifting circuits are set at a geometrical progression of a fixed ratio .alpha., while the time constants of the phase shifting circuits on the phase retardation side are made .beta. times greater than those of the corresponding phase shifting circuits on the phase advance side. Thus, any desired phase difference can be attained according to the value .alpha., while a desired phase difference can be attained according to the value .beta., and the limits of a frequency band width are eliminated by increasing the number of stages N of the cascade connection of each circuit group.
    • 根据本发明的移相器包括在相位提前侧和相位延迟侧的电路组，其中每个具有恒定幅度的N个移相电路级联连接，并且其中连续移相电路的时间常数为 以固定比α的几何进程设置，而相位延迟侧的相移电路的时间常数比相位前进侧的对应的移相电路的时间常数成为β倍。 因此，根据值α可以获得任何期望的相位差，同时可以根据值β获得期望的相位差，并且通过增加级联连接的级数N来消除频带的限制 的电路组。
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