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    • 2. 发明授权
      US08543964B2 Constraint optimization of sub-net level routing in asic design 有权
    • Constraint optimization of sub-net level routing in asic design
    • 亚网设计中子网路由的约束优化
    • US08543964B2
    • 2013-09-24
    • US13280146
    • 2011-10-24
    • Liang Ge , Xia Li , Jia Lian Tang , Xiao Feng Tang , Chen Xu
    • Liang Ge , Xia Li , Jia Lian Tang , Xiao Feng Tang , Chen Xu
    • G06F17/50
    • G06F17/5077 , G06F17/5031 , G06F2217/84
    • Functionality can be implemented for optimizing connection constraints in an integrated circuit design. A target timing path associated with a first of a plurality of sub-connections of the integrated circuit is determined. A timing probability value and a route probability value associated with the first of the plurality of sub-connections is determined based, at least in part, on the target timing path associated with the first of the plurality of sub-connections. The timing probability value indicates a probability that timing closure is satisfied on the target timing path. The route probability value indicates a probability that a physical routing track on the target timing path associated with the first of the plurality of sub-connections resolves congestion. A current connection constraint associated with the first of the plurality of sub-connections is modified in accordance with a connection constraint model to which the first of the plurality of sub-connections corresponds.
    • 可以实现功能，以优化集成电路设计中的连接约束。 确定与集成电路的多个子连接中的第一个相关联的目标定时路径。 至少部分地基于与多个子连接中的第一个相关联的目标定时路径来确定与多个子连接中的第一个子连接相关联的定时概率值和路线概率值。 定时概率值表示在目标定时路径上满足定时闭合的概率。 路由概率值指示与多个子连接中的第一个相关联的目标定时路径上的物理路由轨迹解决拥塞的概率。 与多个子连接中的第一个连接相关联的当前连接约束根据多个子连接中的第一个子连接对应的连接约束模型进行修改。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US08458641B2 Method, system, and design structure for making voltage environment consistent for reused sub modules in chip design 有权
    • Method, system, and design structure for making voltage environment consistent for reused sub modules in chip design
    • 芯片设计中重用子模块的电压环境一致的方法，系统和设计结构
    • US08458641B2
    • 2013-06-04
    • US13031754
    • 2011-02-22
    • Xiao Feng Tang , Chen Xu , Jia Lian Tang , Xia Li
    • Xiao Feng Tang , Chen Xu , Jia Lian Tang , Xia Li
    • G06F17/50
    • G06F17/5031 , G06F2217/66 , G06F2217/78
    • The present invention discloses a method, system, and design structure for making voltage environment consistent for reused sub modules in chip design, wherein each reused sub module is connected to a power grid of the chip through power connection points on a power ring of the sub module, the method including: adjusting numbers and locations of power connection points of a plurality of reused sub modules, such that the numbers of the power connection points and locations of the corresponding power connection points are identical for the plurality of reused sub modules; adjusting power wires of the plurality of reused sub modules on the power grid which are connected the power connection points, such that voltages at the corresponding power connection points are consistent for the plurality of reused sub modules. The present invention may reduce timing variation of reused sub modules in chip design and finally achieve an objective of reducing design complexity and work load and shortening the design period.
    • 本发明公开了一种用于使芯片设计中的重用子模块的电压环境一致的方法，系统和设计结构，其中每个重复使用的子模块通过电源环上的电源连接点连接到芯片的电网 模块，所述方法包括：调整多个重用子模块的电力连接点的数量和位置，使得所述多个重用子模块中的电力连接点的数量和对应的电力连接点的位置相同; 调整所述电力网上连接有所述电力连接点的所述多个再利用子模块的电力线，使得所述多个重复使用的子模块中相应的电力连接点的电压一致。 本发明可以减少芯片设计中重用子模块的时序变化，最终实现降低设计复杂度和工作负载并缩短设计周期的目标。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 5. 发明申请
      US20120110541A1 CONSTRAINT OPTIMIZATION OF SUB-NET LEVEL ROUTING IN ASIC DESIGN 有权
    • CONSTRAINT OPTIMIZATION OF SUB-NET LEVEL ROUTING IN ASIC DESIGN
    • ASIC设计中子网路由优化的约束优化
    • US20120110541A1
    • 2012-05-03
    • US13280146
    • 2011-10-24
    • Liang Ge , Xia Li , Jia Lian Tang , Xiao Feng Tang , Chen Xu
    • Liang Ge , Xia Li , Jia Lian Tang , Xiao Feng Tang , Chen Xu
    • G06F17/50
    • G06F17/5077 , G06F17/5031 , G06F2217/84
    • Functionality can be implemented for optimizing connection constraints in an integrated circuit design. A target timing path associated with a first of a plurality of sub-connections of the integrated circuit is determined. A timing probability value and a route probability value associated with the first of the plurality of sub-connections is determined based, at least in part, on the target timing path associated with the first of the plurality of sub-connections. The timing probability value indicates a probability that timing closure is satisfied on the target timing path. The route probability value indicates a probability that a physical routing track on the target timing path associated with the first of the plurality of sub-connections resolves congestion. A current connection constraint associated with the first of the plurality of sub-connections is modified in accordance with a connection constraint model to which the first of the plurality of sub-connections corresponds.
    • 可以实现功能，以优化集成电路设计中的连接约束。 确定与集成电路的多个子连接中的第一个相关联的目标定时路径。 至少部分地基于与多个子连接中的第一个相关联的目标定时路径来确定与多个子连接中的第一个子连接相关联的定时概率值和路线概率值。 定时概率值表示在目标定时路径上满足定时闭合的概率。 路由概率值指示与多个子连接中的第一个相关联的目标定时路径上的物理路由轨迹解决拥塞的概率。 与多个子连接中的第一个连接相关联的当前连接约束根据多个子连接中的第一个子连接对应的连接约束模型进行修改。
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    • 6. 发明申请
      US20110246959A1 METHOD, SYSTEM, AND DESIGN STRUCTURE FOR MAKING VOLTAGE ENVIRONMENT CONSISTENT FOR REUSED SUB MODULES IN CHIP DESIGN 有权
    • METHOD, SYSTEM, AND DESIGN STRUCTURE FOR MAKING VOLTAGE ENVIRONMENT CONSISTENT FOR REUSED SUB MODULES IN CHIP DESIGN
    • 用于制造芯片设计中的重复子模块的电压环境一致性的方法，系统和设计结构
    • US20110246959A1
    • 2011-10-06
    • US13031754
    • 2011-02-22
    • Xiao Feng Tang , Chen Xu , Jia Lian Tang , Xia Li
    • Xiao Feng Tang , Chen Xu , Jia Lian Tang , Xia Li
    • G06F17/50
    • G06F17/5031 , G06F2217/66 , G06F2217/78
    • The present invention discloses a method, system, and design structure for making voltage environment consistent for reused sub modules in chip design, wherein each reused sub module is connected to a power grid of the chip through power connection points on a power ring of the sub module, the method including: adjusting numbers and locations of power connection points of a plurality of reused sub modules, such that the numbers of the power connection points and locations of the corresponding power connection points are identical for the plurality of reused sub modules; adjusting power wires of the plurality of reused sub modules on the power grid which are connected the power connection points, such that voltages at the corresponding power connection points are consistent for the plurality of reused sub modules. The present invention may reduce timing variation of reused sub modules in chip design and finally achieve an objective of reducing design complexity and work load and shortening the design period.
    • 本发明公开了一种用于使芯片设计中的重用子模块的电压环境一致的方法，系统和设计结构，其中每个重复使用的子模块通过电源环上的电源连接点连接到芯片的电网 模块，所述方法包括：调整多个重用子模块的电力连接点的数量和位置，使得所述多个重用子模块中的电力连接点的数量和对应的电力连接点的位置相同; 调整所述电力网上连接有所述电力连接点的所述多个再利用子模块的电力线，使得所述多个重复使用的子模块中相应的电力连接点的电压一致。 本发明可以减少芯片设计中重用子模块的时序变化，最终实现降低设计复杂度和工作负载并缩短设计周期的目标。
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