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1. 发明授权

US6014756A High availability error self-recovering shared cache for multiprocessor systems 失效
标题翻译：多处理器系统的高可用性错误自恢复共享缓存
公开(公告)号：US6014756A
公开(公告)日：2000-01-11
申请号：US765010
申请日：1996-12-16
申请人： Gerhard Dottling , Klaus-Jorg Getzlaff , Bernd Leppla , Wille Udo
发明人： Gerhard Dottling , Klaus-Jorg Getzlaff , Bernd Leppla , Wille Udo
IPC分类号： G06F12/16 , G06F11/00 , G06F11/14 , G06F12/08
CPC分类号： G06F11/141
摘要： A high availability shared cache memory in a tightly coupled multiprocessor system provides an error self-recovery mechanism for errors in the associated cache directory or the shared cache itself. After an error in a congruence class of the cache is indicated by an error status register, self-recovery is accomplished by invalidating all the entries in the shared cache directory means of the accessed congruence class by resetting Valid bits to "0" and by setting the Parity bit to a correct value, wherein the request for data to the main memory is not cancelled.Multiple bit failures in the cached data are recovered by setting the Valid bit in the matching column to "0". The processor reissues the request for data, which is loaded into the processor's private cache and the shared cache as well. Further requests to this data by other processors are served by the shared cache.
摘要翻译： PCT No.PCT / EP95 / 01453第 371日期1996年12月16日第 102（e）日期1996年12月16日PCT提交1995年8月18日PCT公布。公开号WO96 / 33459 日期1996年10月24日紧密耦合的多处理器系统中的高可用性共享缓存存储器为关联的缓存目录或共享缓存本身中的错误提供错误自恢复机制。在错误状态寄存器指示缓存的同余类中的错误之后，通过将有效位复位为“0”并通过设置来使无效所访问的同余类的共享缓存目录中的所有条目来实现自恢复奇偶校验位到正确的值，其中对主存储器的数据请求不被取消。通过将匹配列中的有效位设置为“0”，可以恢复缓存数据中的多个位故障。处理器重新发出数据请求，并将其加载到处理器的私有缓存和共享缓存中。由其他处理器对该数据的进一步请求由共享高速缓存提供。

2. 发明授权

US5964845A Processing system having improved bi-directional serial clock communication circuitry 失效
标题翻译：具有改进的双向串行时钟通信电路的处理系统
公开(公告)号：US5964845A
公开(公告)日：1999-10-12
申请号：US765418
申请日：1996-12-16
申请人： Robert Braun , Wilhelm Haller , Klaus Jorg Getzlaff , Thomas Pfluger , Dietmar Schmunkamp
发明人： Robert Braun , Wilhelm Haller , Klaus Jorg Getzlaff , Thomas Pfluger , Dietmar Schmunkamp
IPC分类号： G06F15/78 , G06F13/42 , G06F11/00
CPC分类号： G06F13/4291
摘要： One or more processing units are connected with a clock component (comprising a clock) over a bi-directional serial link, and data frames are transmitted between the clock component and the processing units. The clock component may contain a serial link combination circuit for combining multiple processing unit serial links, operating in parallel, into a single serial link connected to the clock. Both of the clock component and the processing units contain an error detection and correction mechanism which examine and modify data within the data frames to perform error detection and correction. The clock component optionally contains an external interface for connection to a command-issuing Service Processor.
摘要翻译： PCT No.PCT / EP95 / 01451 Sec。 371日期1996年12月16日第 102（e）日期1996年12月16日PCT提交1995年4月18日PCT公布。 WO96 / 33464 PCT公开号日期1996年10月24日一个或多个处理单元通过双向串行链路与时钟组件（包括时钟）连接，数据帧在时钟组件和处理单元之间传输。时钟部件可以包含用于将并行操作的多个处理单元串行链路组合成连接到时钟的单个串行链路的串行链路组合电路。时钟分量和处理单元都包含一个错误检测和校正机制，它检查和修改数据帧内的数据以执行错误检测和校正。时钟组件可选地包含用于连接到命令发布服务处理器的外部接口。

3. 发明授权

US5889969A Logical bus structure including plural physical busses for a multiprocessor system with a multi-level cache memory structure 失效
标题翻译：逻辑总线结构包括具有多级缓存存储器结构的多处理器系统的多个物理总线
公开(公告)号：US5889969A
公开(公告)日：1999-03-30
申请号：US737951
申请日：1996-11-27
申请人： Klaus Jorg Getzlaff , Bernd Leppla , Hans-Warner Tast , Udo Wille
发明人： Klaus Jorg Getzlaff , Bernd Leppla , Hans-Warner Tast , Udo Wille
IPC分类号： G06F3/00 , G06F12/08 , G06F13/16 , G06F13/36 , G06F13/40 , G06F15/16 , G06F15/167 , G06F13/00
CPC分类号： G06F13/4022 , G06F13/1657
摘要： An improved multiple bus system for a multiprocessor computer system is disclosed for a computer system having a multiple level cache memory structure. The system includes one or more logical busses each including two or more physical busses for coupling multiple processors to a memory unit. Each logical bus is coupled to a bus switching unit which in turn couples all of the processors in the multiprocessor system to a memory unit over the physical busses comprising the logical bus. The system further manages near end signal reception problems caused by multiple processors electrically interconnected over such a bus system.
摘要翻译： PCT No.PCT / EP95 / 01140 Sec。 371日期：1996年11月27日 102（e）日期1996年11月27日PCT 1995年3月27日PCT公布。公开号WO96 / 30842 日期1996年10月3日公开了一种用于具有多级高速缓冲存储器结构的计算机系统的用于多处理器计算机系统的改进的多总线系统。该系统包括一个或多个逻辑总线，每个逻辑总线包括用于将多个处理器耦合到存储器单元的两个或多个物理总线。每个逻辑总线耦合到总线切换单元，总线切换单元又将多处理器系统中的所有处理器通过包括逻辑总线的物理总线耦合到存储器单元。该系统进一步管理由这种总线系统电互连的多个处理器引起的近端信号接收问题。

4. 发明授权

US5870601A Data processing apparatus and method for correcting faulty microcode in a ROM device via a flag microinstruction in a RAM device including corrected microcode 失效
标题翻译：一种数据处理装置和方法，用于通过包括经校正的微代码的RAM装置中的标志微指令来校正ROM装置中的有缺陷的微代码
公开(公告)号：US5870601A
公开(公告)日：1999-02-09
申请号：US750756
申请日：1996-12-16
申请人： Klaus Jorg Getzlaff , Thomas Pflueger , Ralph Koester , Christian Mertin , Hans-Werner Tast
发明人： Klaus Jorg Getzlaff , Thomas Pflueger , Ralph Koester , Christian Mertin , Hans-Werner Tast
IPC分类号： G06F9/22 , G06F9/26 , G06F9/30 , G06F9/318 , G06F9/32 , G06F9/445 , G06F11/00
CPC分类号： G06F9/268 , G06F8/66 , G06F9/30145 , G06F9/328
摘要： The present invention relates to a data processing apparatus which comprises a microprogrammable processor 1, a random access control store 4 and a read only control store 5 for storage of microinstructions. The random access control store includes a flag microinstruction (REPmark1) for indicating that another microinstruction (add W, 2, W1), stored in the read only control store 5, is faulty. The control stores are coupled to a multiplexer 8 and are adapted to output the microinstructions in parallel to the multiplexer 8 which is in turn coupled to the processor and which selectively provides output from either the random access control store or the read only control store to the processor 1. The apparatus also includes a decoder coupled to the random access control store for observing the microinstructions output therefrom. The decoder is further coupled to inhibiting logic in the processor and outputs a signal if the flag microinstruction is output from the random access control store. The signal causes the inhibiting logic in the processor to inhibit the processor from carrying out the faulty microinstruction.
摘要翻译： PCT No.PCT / EP95 / 03394 371日期1996年12月16日第 102（e）日期1996年12月16日PCT提交1995年8月29日PCT公布。公开号WO97 / 08618 日期1997年3月6日本发明涉及一种数据处理装置，其包括微程序处理器1，随机存取控制存储器4和用于存储微指令的只读控制存储器5。随机访问控制存储器包括用于指示存储在只读控制存储器5中的另一微指令（添加W，2，W1）有故障的标志微指令（REPmark1）。控制存储器耦合到多路复用器8并且适于与多路复用器8并行地输出微指令，多路复用器8又耦合到处理器，并且选择性地将随机存取控制存储器或只读控制存储器的输出提供给该装置还包括耦合到随机存取控制存储器的解码器，用于观察从其输出的微指令。如果从随机存取控制存储器输出标志微指令，则解码器还耦合到禁止处理器中的逻辑并输出信号。该信号使处理器中的禁止逻辑禁止处理器执行故障微指令。

5. 发明授权

US6108771A Register renaming with a pool of physical registers 失效
标题翻译：使用一个物理寄存器池重命名
公开(公告)号：US6108771A
公开(公告)日：2000-08-22
申请号：US15870
申请日：1998-01-29
申请人： Ute Gaertner , Klaus Jorg Getzlaff , Erwin Pfeffer , Hans-Werner Tast
发明人： Ute Gaertner , Klaus Jorg Getzlaff , Erwin Pfeffer , Hans-Werner Tast
IPC分类号： G06F9/38 , G06F9/00
CPC分类号： G06F9/3836 , G06F9/3838 , G06F9/384 , G06F9/3855 , G06F9/3857
摘要： A system and method for register renaming and allocation in an out-of-order processing system which allows the use of a minimum number of physical registers is described. A link list allows concatenation of a physical register representing a certain instance of the corresponding logical register to the physical register representing the next instance of the same logical register. By adding and removing links in this link list, it is possible to manage the assignment of physical registers to logical registers dynamically. Both the physical registers representing speculative instances and the physical registers representing in-order instances are administrated together. This is done by means of an in-order list, which indicates the physical registers that actually represent the architected state of the machine.
摘要翻译：描述了允许使用最少数量的物理寄存器的无序处理系统中的寄存器重命名和分配的系统和方法。链接列表允许将表示相应逻辑寄存器的某个实例的物理寄存器连接到表示相同逻辑寄存器的下一个实例的物理寄存器。通过添加和删除此链接列表中的链接，可以动态地管理物理寄存器到逻辑寄存器的分配。表示推测实例的物理寄存器和表示顺序实例的物理寄存器都被一起管理。这是通过一个顺序列表来完成的，它列出了实际表示机器的架构状态的物理寄存器。

6. 发明授权

US5996063A Management of both renamed and architected registers in a superscalar computer system 失效
标题翻译：在超标量计算机系统中管理重命名和架构的寄存器
公开(公告)号：US5996063A
公开(公告)日：1999-11-30
申请号：US815351
申请日：1997-03-11
申请人： Ute Gaertner , Klaus Jorg Getzlaff , Thomas Koehler , Erwin Pfeffer
发明人： Ute Gaertner , Klaus Jorg Getzlaff , Thomas Koehler , Erwin Pfeffer
IPC分类号： G06F9/30 , G06F9/38
CPC分类号： G06F9/3012 , G06F9/384 , G06F9/3855 , G06F9/3863
摘要： The invention relates to the area of register renaming and allocation in superscalar computer systems. When a multitude of instructions in the instruction stream reads from or writes to a certain logical register, said logical register will have to be represented by a multitude of physical registers.Therefore, there have to exist several physical rename registers per logical register. The oldest one of said rename registers defines the architected state of the computer system, the in-order state.The invention provides a method for administration of the various register instances. Both the registers representing the in-order state and the various rename instances are kept in one common circular buffer. There exist two pointers per logical register: The first one, the in-order pointer, points to the register that represents the in-order state, the second one, the rename pointer, points to the most recent rename instance.
摘要翻译：本发明涉及超标量计算机系统中注册重命名和分配的领域。当指令流中的多个指令读取或写入某个逻辑寄存器时，所述逻辑寄存器将必须由多个物理寄存器表示。因此，每个逻辑寄存器必须存在多个物理重命名寄存器。所述重命名寄存器中最老的一个定义了计算机系统的架构状态，即按顺序状态。本发明提供了一种用于管理各种寄存器实例的方法。表示按顺序状态的寄存器和各种重命名实例都保存在一个通用循环缓冲器中。每个逻辑寄存器存在两个指针：第一个，按顺序指针指向表示按顺序状态的寄存器，第二个是重命名指针，指向最近的重命名实例。

7. 发明授权

US5754875A Computer system with double width data bus 失效
标题翻译：具有双宽数据总线的计算机系统
公开(公告)号：US5754875A
公开(公告)日：1998-05-19
申请号：US588694
申请日：1996-01-19
申请人： Klaus Jorg Getzlaff , Johann Hajdu , Wilhelm Ernst Haller , Birgit Withelm
发明人： Klaus Jorg Getzlaff , Johann Hajdu , Wilhelm Ernst Haller , Birgit Withelm
IPC分类号： G06F13/36 , G06F9/30 , G06F3/14
CPC分类号： G06F9/30112 , G06F9/30141
摘要： A computer system is described with a 32 bit arithmetic and logic unit which is coupled to a 64 bit data bus. A number of general purpose registers are provided which have 32 bits each and which are organized in two groups. Two 32 bit data words which are present on the data bus can be transmitted and stored in the two groups of the general purpose registers. From there, the two data words can be transmitted via two operand registers to the arithmetic and logic unit. Several further lines are provided for bypassing the general purpose registers and/or the arithmetic and logic unit, if desired. Due to the fact that two data words can always be transmitted, the performance of the computer system is enhanced.
摘要翻译：用32位算术和逻辑单元描述计算机系统，该单元耦合到64位数据总线。提供了多个通用寄存器，每个通用寄存器有32位，并分为两组。存在于数据总线上的两个32位数据字可以传送并存储在两组通用寄存器中。从那里，两个数据字可以通过两个操作数寄存器发送到算术和逻辑单元。如果需要，还提供了几条另外的线路来绕过通用寄存器和/或算术和逻辑单元。由于可以总是传送两个数据字，因此提高了计算机系统的性能。

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