会员体验
专利管家（专利管理）
工作空间（专利管理）
风险监控（情报监控）
数据分析（专利分析）
侵权分析（诉讼无效）
联系我们
交流群
官方交流：
QQ群： 891211   
微信请扫码    >>>
现在联系顾问~
下载
著录项
PDF全文
热词
    • 4. 发明授权
      US5331569A Method and system for logic change in an automatic logic synthesis system 失效
    • Method and system for logic change in an automatic logic synthesis system
    • 自动逻辑综合系统中逻辑变化的方法和系统
    • US5331569A
    • 1994-07-19
    • US764576
    • 1991-09-24
    • Kazuhiko Iijima
    • Kazuhiko Iijima
    • G06F17/50 , G06F15/60
    • G06F17/5045
    • An automatic logic synthesis method wherein lower-rank descriptions defining a logic device in terms of expressions of lower abstraction are synthesized from higher-rank descriptions defining the logic device in terms of expressions of higher abstraction, comprising: providing first identifiers each of which indicates the presence of a description change of the corresponding description unit data of the higher-rank description, and providing second identifiers each of which indicates the presence of a description change of the corresponding description unit data of the lower-rank description; setting the first identifier of changed description unit data at the change of the higher-rank description, and setting the second identifier of changed description unit at the change of the lower-rank description directly made without any synthesis process from the higher-rank description; originating new lower-rank description unit data from the higher-rank description unit whose first identifier is set; and registering the new lower-rank description unit data as lower-rank description unit data on condition that the second identifier of the current lower-rank description unit data corresponding to the new lower-rank description unit data is not set, and merging the new lower-rank description unit data and the current lower-rank description unit data and then registering a merged result as lower-rank description unit data on condition that the second identifier of the current lower-rank description unit data is set.
    • 一种自动逻辑合成方法，其中根据较低抽象表达式定义逻辑设备的较低级别描述由根据较高抽象表达式定义逻辑设备的较高等级描述合成，包括：提供第一标识符，每个标识符指示 存在更高级描述的相应描述单元数据的描述改变，并且提供第二标识符，每个标识符指示存在较低级描述的相应描述单元数据的描述改变; 在更高级别描述的变化下，设置改变的描述单元数据的第一标识符，并且将改变后的描述单元的第二标识符设置为在没有任何合成处理的情况下直接从较高级描述中进行的下级描述的改变; 从其第一标识符被设置的较高等级描述单元发起新的低级描述单元数据; 以及在未设置与新的下位描述单元数据相对应的当前下位描述单元数据的第二标识符的条件下，将新的下位描述单元数据注册为低级描述单元数据，并且将新的下位描述单元数据合并 低级描述单元数据和当前低级描述单元数据，然后在设置当前低级描述单元数据的第二标识符的条件下将合并结果注册为低级描述单元数据。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 7. 发明授权
      US5504690A Automatic logic designing method and system 失效
    • Automatic logic designing method and system
    • 自动逻辑设计方法和系统
    • US5504690A
    • 1996-04-02
    • US108044
    • 1993-08-16
    • Naohiro Kageyama , Toru Shonai , Rikako Suzuki , Takashi Okada , Kazuhiko Iijima , Hiroyuki Nakajima , Chihei Miura , Tsuguo Shimizu
    • Naohiro Kageyama , Toru Shonai , Rikako Suzuki , Takashi Okada , Kazuhiko Iijima , Hiroyuki Nakajima , Chihei Miura , Tsuguo Shimizu
    • G06F17/50
    • G06F17/5045
    • An automatic logic designing method and system in which a control table describing a condition and a behavior corresponding to the condition which express the specification of a computer is inputted and processed in a processor so that a logic circuit having no redundancy which can be easily seen by the designer is designed at a high speed. The control table is converted into the logic circuit whose function is expressed by a detailed Boolean expression. In an instance, selector logics are allocated in consideration of the polarity of the logic. A redundancy detection process or a redundancy logic elimination process is executed for the redundancy logics designated by a redundancy indicate file. A signal name which can be easily understood by the logic designer is formed. An implementing system includes an input control table file, a functional structure converting section of a conditional equation and a behavioral structure, a regular logic expanding processing section, and a redundancy logic elimination processing section, so that the logic circuit formed is outputted to a Boolean expression file.
    • 一种自动逻辑设计方法和系统，其中描述与表达计算机的规格的条件相对应的条件和行为的控制表在处理器中被输入和处理，使得不具有冗余的逻辑电路可以容易地被 设计师是高速设计的。 控制表转换为逻辑电路，其功能由详细的布尔表达式表示。 在一种情况下，考虑到逻辑的极性来分配选择器逻辑。 对由冗余指示文件指定的冗余逻辑执行冗余检测处理或冗余逻辑消除处理。 可以形成由逻辑设计者容易理解的信号名称。 实现系统包括输入控制表文件，条件方程式的功能结构转换部分和行为结构，规则逻辑扩展处理部分和冗余逻辑消除处理部分，使得形成的逻辑电路输出到布尔值 表达文件。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
每页展示10个专利
每页展示10个专利
每页展示20个专利
每页展示50个专利
每页展示100个专利

IPRDB

最新中国发明专利 最新美国发明专利 技术领域 专利库 专利分类库 国际专利分类库

热门服务

会员版试用 API 数据接口 找代理 知嘟嘟专利交易 排行榜 大学排行榜 专利百科

关于我们

平台介绍 战略合作 网站地图

友情链接

知嘟嘟专利交易 国家知识产权局 中国商标网

联系方式


©2019-2023 上海吉码数字技术有限公司 版权所有，并保留所有权利 沪ICP备20016256号-6 沪公网安备31011702005475号