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    • 1. 发明授权
      US06382846B1 Intermediate instruction execution processor which resolves symbolic references without modifying intermediate instruction code 失效
    • Intermediate instruction execution processor which resolves symbolic references without modifying intermediate instruction code
    • 中间指令执行处理器，可在不修改中间指令代码的情况下解析符号引用
    • US06382846B1
    • 2002-05-07
    • US09004870
    • 1998-01-09
    • George Shiang-Jyh Lai , Ruey-Liang Ma , Dze-chaung Wang , Shi-Sheng Shang , Kun-Cheng Wu
    • George Shiang-Jyh Lai , Ruey-Liang Ma , Dze-chaung Wang , Shi-Sheng Shang , Kun-Cheng Wu
    • G06F945
    • G06F9/44521
    • A processor is provided with a decoder, a memory connected to the decoder and an execution stage connected to the decoder. The decoder receives each instruction. Each time the decoder receives an instruction, if the instruction contains a symbolic reference, the decoder determines whether or not the symbolic reference has been resolved into a numeric operand. If the symbolic reference has been resolved into a numeric operand, the memory retrieves, from a numeric reference table, a numeric operand to which the symbolic reference has been resolved. The execution stage then executes the instruction on the retrieved numeric operand in place of the symbolic reference. If the symbolic reference has not been resolved into a numeric operand, then the execution stage searches a data object, which relates each symbolic reference to a memory slot in which a corresponding numeric operand is stored, for a numeric reference relating the symbolic reference to a corresponding numeric operand. The memory then retrieves the numeric operand, that corresponds to the unresolved symbolic reference, from the memory slot indicated by the numeric reference of the data object. The memory stores the retrieved numeric operand in the numeric reference table maintained therein. The execution stage executes the instruction on the retrieved numeric operand in place of the symbolic reference of the instruction and indicates to the decoder that the symbolic reference is resolved. “Resolved indications,” which each indicates whether or not a specific, respective symbolic reference is resolved, can be stored in a numeric reference buffer and accessed using the instruction fetch address as an index. The numeric reference table can also be stored in the numeric reference buffer and accessed (indexed) the same way.
    • 处理器设置有解码器，连接到解码器的存储器和连接到解码器的执行级。 解码器接收每条指令。 每当解码器接收到指令时，如果指令包含符号参考，则解码器确定符号引用是否已被解析为数字操作数。 如果符号引用已被解析为数字操作数，则内存将从数字参考表中检索已解析符号引用的数字操作数。 执行阶段然后执行关于检索的数字操作数的指令代替符号引用。 如果符号引用尚未解析成数字操作数，则执行阶段搜索数据对象，该数据对象将每个符号引用与其中存储对应的数字操作数的存储器槽相关联，用于将符号引用与数字对象相关联 对应的数字操作数。 然后，存储器从数据对象的数字参考指示的存储槽中检索对应于未解析的符号引用的数字操作数。 存储器将检索的数字操作数存储在其中维护的数字参考表中。 执行级代替检索的数字操作数的指令代替指令的符号引用，并向解码器指示符号引用被解析。 “解决的指示”，其各自指示特定的相应符号引用是否被解析，可以存储在数字参考缓冲器中并且使用指令获取地址作为索引进行访问。 数字参考表也可以存储在数字参考缓冲区中，以相同的方式访问（索引）。
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    • 2. 发明授权
      US5930521A Reorder buffer architecture for accessing partial word operands 失效
    • Reorder buffer architecture for accessing partial word operands
    • 重新排序用于访问部分字操作数的缓冲区架构
    • US5930521A
    • 1999-07-27
    • US834312
    • 1997-04-15
    • Chien-Kou V. Tien , Ching-Tang Chang , George Shiang Jyh Lai
    • Chien-Kou V. Tien , Ching-Tang Chang , George Shiang Jyh Lai
    • G06F9/38
    • G06F9/3885 , G06F9/3836 , G06F9/3838 , G06F9/384 , G06F9/3855 , G06F9/3857
    • A reorder buffer for an out-of-order issue/execute superscalar microprocessor is composed of a destination register unit, four data units, and a destination tag unit. The destination register and tag units are each made up of content addressable memory shift registers, while the data units are made up of random access memory shift registers which contain partial word operands. When an instruction is decoded, the destination register and tag units generate read and write match signals, respectively, for the data registers. The data registers are associated with corresponding lookup circuits and read/write driver cells. A valid bit is derived from a result byte input, and is used to selectively enable the lookup circuits and read/write driver cells to access the partial word operands in the data registers. Thus, the valid bit, in combination with the read and write match signals, provides the inventive reorder buffer with the ability to independently execute partial word operands in parallel.
    • 用于无序发行/执行超标量微处理器的重新排序缓冲器由目的地寄存器单元，四个数据单元和目的地标签单元组成。 目的地寄存器和标签单元由内容可寻址存储器移位寄存器组成，而数据单元由包含部分字操作数的随机存取存储器移位寄存器组成。 当指令被解码时，目标寄存器和标签单元分别产生用于数据寄存器的读和写匹配信号。 数据寄存器与相应的查找电路和读/写驱动单元相关联。 有效位从结果字节输入中导出，用于选择性地使查找电路和读/写驱动单元访问数据寄存器中的部分字操作数。 因此，有效位与读和写匹配信号相结合，为本发明的重排序缓冲器提供并行独立地执行部分字操作数的能力。
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