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    • 5. 发明授权
      US07660941B2 Two-level RAM lookup table for block and page allocation and wear-leveling in limited-write flash-memories 失效
    • Two-level RAM lookup table for block and page allocation and wear-leveling in limited-write flash-memories
    • 两级RAM查找表，用于限制写入闪存中的块和页面分配和损耗均衡
    • US07660941B2
    • 2010-02-09
    • US11742270
    • 2007-04-30
    • Charles C. Lee , Frank I-Kang Yu , David Q. Chow
    • Charles C. Lee , Frank I-Kang Yu , David Q. Chow
    • G06F12/00
    • G06F12/0246 , G06F2212/1036 , G06F2212/7211
    • A restrictive multi-level-cell (MLC) flash memory prohibits regressive page-writes. When a regressive page-write is requested, an empty block having a low wear-level count is found, and data from the regressive page-write and data from pages stored in the old block are written to the empty block in page order. The old block is erased and recycled. A two-level look-up table is stored in volatile random-access memory (RAM). A logical page address from a host is divided by a modulo divider to generate a quotient and a remainder. The quotient is a logical block address that indexes a first-level look-up table to find a mapping entry with a physical block address that selects a row in a second-level look-up table. The remainder locates a column in the row in the second-level look-up table. If any page-valid bits above the column pointed to by the remainder are set, the write is regressive.
    • 限制性多电平单元（MLC）闪存禁止回归页面写入。 当请求回归页面写入时，找到具有低磨损级别计数的空块，并且按页顺序将存储在旧块中的页面写入的数据和来自页面的页面的数据写入空块。 旧区被擦除并回收。 两级查找表存储在易失性随机存取存储器（RAM）中。 来自主机的逻辑页地址由模分隔器除以生成商和余数。 商是一个逻辑块地址，其索引第一级查找表以找到具有在二级查找表中选择行的物理块地址的映射条目。 剩余部分在二级查找表中的行中找到一列。 如果设置了剩余部分指向的列之上的任何页面有效位，则写入是回归的。
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    • 6. 发明授权
      US07606111B2 Synchronous page-mode phase-change memory with ECC and RAM cache 失效
    • Synchronous page-mode phase-change memory with ECC and RAM cache
    • 具有ECC和RAM缓存的同步页模式相变存储器
    • US07606111B2
    • 2009-10-20
    • US11769324
    • 2007-06-27
    • Charles C. Lee , Frank I-Kang Yu , David Q. Chow
    • Charles C. Lee , Frank I-Kang Yu , David Q. Chow
    • G11C7/10
    • G11C7/1006 , G06F11/1044 , G11C7/1072 , G11C13/0004 , G11C13/004 , G11C13/0061 , G11C13/0069 , G11C2013/0085 , G11C2213/79
    • Phase-change memory (PCM) cells store data using alloy resistors in high-resistance amorphous and low-resistance crystalline states. The time of the memory cell's set-current pulse can be 100 ns, much longer than read or reset times. The write time thus depends on the write data and is relatively long. A page-mode caching PCM device has a lookup table (LUT) that caches write data that is later written to an array of PCM banks. Host data is latched into a line FIFO and written into the LUT, reducing write delays to the relatively slow PCM. Host read data can be supplied by the LUT or fetched from the PCM banks. A multi-line page buffer between the PCM banks and LUT allows for larger block transfers using the LUT. Error-correction code (ECC) checking and generation is performed for data in the LUT, hiding ECC delays for data writes into the PCM banks.
    • 相变存储器（PCM）单元使用高电阻非晶和低电阻晶体状态的合金电阻存储数据。 存储单元的设定电流脉冲的时间可以是100 ns，比读取或复位时间长得多。 因此，写入时间取决于写入数据并且相对较长。 页面模式缓存PCM设备具有高速缓存写入数据的查找表（LUT），该数据稍后被写入PCM存储体阵列。 主机数据被锁存到行FIFO中并写入LUT中，从而将写入延迟减少到相对较慢的PCM。 主机读取数据可由LUT提供或从PCM存储区中提取。 PCM组和LUT之间的多行页面缓冲区允许使用LUT进行更大的块传输。 对LUT中的数据执行纠错码（ECC）检查和生成，将ECC数据写入PCM存储体中隐藏ECC延迟。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 7. 发明授权
      US07475174B2 Flash / phase-change memory in multi-ring topology using serial-link packet interface 失效
    • Flash / phase-change memory in multi-ring topology using serial-link packet interface
    • 使用串行链路分组接口的多环拓扑中的闪存/相变存储器
    • US07475174B2
    • 2009-01-06
    • US11773827
    • 2007-07-05
    • David Q. Chow , Charles C. Lee , Frank I-Kang Yu
    • David Q. Chow , Charles C. Lee , Frank I-Kang Yu
    • G06F12/00 , G06F3/00 , G06F13/00
    • G06F13/1684 , G11C13/0004 , G11C16/102 , G11C2216/30
    • A multi-ring memory controller sends request packets to multiple rings of serial flash-memory chips. Each of the multiple rings has serial flash-memory chips with serial links in a uni-directional ring. Each serial flash-memory chip has a bypassing transceiver with a device ID checker that bypasses serial packets to a clock re-synchronizer and bypass logic for retransmission to the next device in the ring, or extracts the serial packet to the local device when an ID match occurs. Serial packets pass through all devices in the ring during one round-trip transaction from the controller. The average latency of one round is constant for all devices on the ring, reducing data-dependent performance, since the same packet latency occurs regardless of the data location on the ring. The serial links can be a Peripheral Component Interconnect (PCI) Express bus. Packets have modified-PCI-Express headers that define the packet type and data-payload length.
    • 多环存储器控制器将请求数据包发送到串行闪存芯片的多个环。 多个环中的每个环都具有串行闪存芯片，其具有单向环中的串行链路。 每个串行闪存芯片都具有一个旁路收发器，其中设备ID检查器将串行数据包绕过时钟重新同步器，并且旁路逻辑用于重传到环中的下一个设备，或者当ID为ID时将串行数据包提取给本地设备 匹配发生。 在来自控制器的一次往返事务期间，串行数据包通过环中的所有设备。 由于相同的数据包延迟发生，环路上的所有设备的平均延迟都是恒定的，从而降低了数据相关性能，无论环的数据位置如何。 串行链路可以是外围组件互连（PCI）Express总线。 数据包已经修改了PCI-Express头，定义了数据包类型和数据有效负载长度。
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    • 9. 发明授权
      US07440316B1 8/9 and 8/10-bit encoding to reduce peak surge currents when writing phase-change memory 失效
    • 8/9 and 8/10-bit encoding to reduce peak surge currents when writing phase-change memory
    • 8/9和8/10位编码，以减少写入相变存储器时的峰值浪涌电流
    • US07440316B1
    • 2008-10-21
    • US11741890
    • 2007-04-30
    • Charles C. Lee , Frank I-Kang Yu , David Q. Chow
    • Charles C. Lee , Frank I-Kang Yu , David Q. Chow
    • G11C11/00
    • G11C8/08 , G11C13/0004 , G11C13/0028 , G11C13/0069 , G11C2013/0076 , G11C2211/5647
    • Phase-change memory (PCM) cells store data using alloy resistors in high-resistance amorphous and low-resistance crystalline states. The memory cell's reset current can be double a set current, causing peak currents to depend on write data. When all data bits are reset to the amorphous state, a very high peak current is required. To reduce this worst-case peak current, the data is encoded before storage in the PCM cells. An 8/10 encoder adds 2 bits but ensures that no more than half of the data bits are reset. An 8/9 encoder adds an indicator bit, and inverts the 8 bits to ensure that no more than half of the bits are reset. The indicator bit indicates when the 8 bit are inverted, and when the 8 bits are un-inverted. Peak currents are thus reduced by encoding to reduce reset data bits.
    • 相变存储器（PCM）单元使用高电阻非晶和低电阻晶体状态的合金电阻存储数据。 存储单元的复位电流可以是设定电流的两倍，导致峰值电流取决于写入数据。 当所有数据位复位到非晶态时，都需要非常高的峰值电流。 为了减少这种最坏情况的峰值电流，数据在PCM单元中存储之前进行编码。 8/10编码器增加2位，但确保不超过一半的数据位被复位。 8/9编码器增加一个指示符位，并将8位反相，以确保不超过一半的位被复位。 指示符位指示8位反转时，8位未反相。 因此通过编码减少峰值电流以减少复位数据位。
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