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    • 2. 发明授权
      US08700710B1 Constructing social networks 有权
    • Constructing social networks
    • 构建社交网络
    • US08700710B1
    • 2014-04-15
    • US13434699
    • 2012-03-29
    • James Alexander Gallagher , David M. Cohen , Chirag Shah
    • James Alexander Gallagher , David M. Cohen , Chirag Shah
    • G06F15/16
    • G06Q50/01 , G06Q30/02 , H04L51/32 , H04L63/104 , H04W4/21 , H04W4/80 , H04W12/08
    • Aspects of the disclosure provide techniques that enable a first user to add a second user to a social subnetwork of the first user's social network. In one example, a method may include discovering a second computing device associated with a second user. A first user associated with a first computing device and the second user may each be associated with a social networking service. The method may include receiving, from the second computing device, identification data associated with the second user. The method may include determining an identifier based at least in part on the identification data received from the second computing device. The identifier may identify the second user in the social networking service. The method may also include sending a request to a remote computing device to associate the second user with the social subnetwork of the first user.
    • 本公开的方面提供使得第一用户能够将第二用户添加到第一用户的社交网络的社交子网络的技术。 在一个示例中，方法可以包括发现与第二用户相关联的第二计算设备。 与第一计算设备和第二用户相关联的第一用户可以各自与社交网络服务相关联。 该方法可以包括从第二计算设备接收与第二用户相关联的识别数据。 该方法可以包括至少部分地基于从第二计算设备接收的识别数据来确定标识符。 标识符可以识别社交网络服务中的第二用户。 该方法还可以包括向远程计算设备发送请求以将第二用户与第一用户的社交子网相关联。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 9. 发明授权
      US5313620A Selective receiver for each processor in a multiple processor system 失效
    • Selective receiver for each processor in a multiple processor system
    • 多处理器系统中每个处理器的选择性接收器
    • US5313620A
    • 1994-05-17
    • US724194
    • 1991-07-01
    • David M. Cohen , Bhaskarpillai Gopinath , John R. Vollaro
    • David M. Cohen , Bhaskarpillai Gopinath , John R. Vollaro
    • G06F13/372 , G06F1/04
    • G06F13/372
    • Circuitry, and associated methodology in a parallel processing system for sharing the address space among a plurality of autonomous processors (110, 210, 310) communicating over a common bus (60) provides an efficient, non-destructive data transfer and storage environment. This is effected by augmenting each processor with a global clock (31), state alignment circuit (41, 42, 43) to synchronize the processors with the global clock buffers (140, 240, 340) for storing data received off the bus, and circuitry (130, 230, 330) for selectively enabling the buffer to accept those segments of data having addresses allocated to the given processor. To ensure that processing states are aligned, each state alignment circuit inhibits incrementing of the global clock until each corresponding processor transceives necessary data over the bus. To avoid overwriting of data during bus conflicts, the buffers are arranged to store data on a first-in, first-out basis and to control the processing states and data transfer in correspondence to respective bus and processor states.
    • 用于在通过公共总线（60）通信的多个自治处理器（110,210,310）中共享地址空间的并行处理系统中的电路和相关方法提供了一种有效的，非破坏性的数据传输和存储环境。 这通过用全局时钟（31），状态对准电路（41,42,43）来增强每个处理器来实现，以使处理器与全局时钟缓冲器（140,240,340）同步，用于存储从总线接收的数据，以及 电路（130,230,330），用于选择性地使所述缓冲器能够接受具有分配给给定处理器的地址的数据段。 为了确保处理状态对齐，每个状态对准电路禁止全局时钟的递增，直到每个对应的处理器通过总线收发必要的数据。 为了避免在总线冲突期间覆盖数据，缓冲器被布置成以先入先出的方式存储数据，并且根据相应的总线和处理器状态控制处理状态和数据传输。
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