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    • 61. 发明申请
    • Glitch-free clock signal multiplexer circuit and method of operation
    • 无毛刺时钟信号多路复用电路及其操作方法
    • US20070290725A1
    • 2007-12-20
    • US11453733
    • 2006-06-14
    • Martin Saint-LaurentYan Zhang
    • Martin Saint-LaurentYan Zhang
    • G06F1/08
    • H04L7/0083G06F1/08
    • Techniques for the design and use of a digital signal processor, including (but not limited to) for processing transmissions in a communications (e.g., CDMA) system. Reduced glitch occurs in switching from a first clock input to a second clock input driving a clock multiplexer. The clock multiplexer receives a first clock input and provides a clock output and determines a low phase output level in the clock output in response to a low phase input level in the first clock output. For a limited period of time, a low phase output level is forced irrespective of the phase level of the first clock input signal. The clock multiplexer receives a second clock input and determines a low phase input level in the second clock input signal. Switching to providing the clock output in response to the second clock input occurs during the low phase input level in the second clock input signal. Then, the output of the clock multiplexer follows the phase level of the second clock signal.
    • 用于设计和使用数字信号处理器的技术,包括(但不限于)用于处理通信(例如,CDMA)系统中的传输。 在从第一时钟输入切换到驱动时钟多路复用器的第二时钟输入时发生减小的毛刺。 时钟多路复用器接收第一时钟输入并提供时钟输出,并响应于第一时钟输出中的低相位输入电平确定时钟输出中的低相位输出电平。 在有限的时间段内,不管第一时钟输入信号的相位电平如何,都会强制执行低相输出电平。 时钟复用器接收第二时钟输入并确定第二时钟输入信号中的低相位输入电平。 响应于第二时钟输入而提供时钟输出的切换发生在第二时钟输入信号中的低相位输入电平期间。 然后,时钟复用器的输出跟随第二时钟信号的相位电平。