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41. 发明授权

US07643064B1 Predictive video device system 失效
标题翻译：预测视频设备系统
公开(公告)号：US07643064B1
公开(公告)日：2010-01-05
申请号：US11158981
申请日：2005-06-21
申请人： Norman Paul Jouppi
发明人： Norman Paul Jouppi
IPC分类号： H04N5/232 , G05B15/00 , G05B19/00 , G05B19/18 , G06K9/00
CPC分类号： H04N5/232 , H04N7/144 , H04N7/147 , H04N7/15
摘要： A predictive device system includes a first device motion control input, determines a desired first device motion using the first device motion control input, and provides actual first device motion using the first device motion control input. The predictive system also determines motion inherent in a received signal using the actual first device motion, determines a difference to be simulated in a second device signal using the desired first device motion and the motion inherent in the received signal, and outputs a predictive signal using the first device motion control input and the difference to be simulated in the second device signal.
摘要翻译：预测装置系统包括第一装置运动控制输入，使用第一装置运动控制输入确定期望的第一装置运动，并使用第一装置运动控制输入提供实际的第一装置运动。预测系统还使用实际的第一设备运动来确定接收信号中固有的运动，使用期望的第一设备运动和接收信号中固有的运动来确定要在第二设备信号中仿真的差异，并且使用第一装置运动控制输入和在第二装置信号中要模拟的差值。

42. 发明申请

US20090240890A1 PROGRAM THREAD SYNCRONIZATION 有权
标题翻译：程序螺纹同步
公开(公告)号：US20090240890A1
公开(公告)日：2009-09-24
申请号：US12476109
申请日：2009-06-01
申请人： Jean-Francois C. P. Collard , Norman Paul Jouppi , Michael S. Schlansker
发明人： Jean-Francois C. P. Collard , Norman Paul Jouppi , Michael S. Schlansker
IPC分类号： G06F12/08 , G06F12/00
CPC分类号： G06F9/52
摘要： A barrier for synchronizing program threads for a plurality of processors includes a filter configured to be coupled to a plurality of processors executing a plurality of threads to be synchronized. The filter is configured to monitor and selectively block fill requests for instruction cache lines. A method for synchronizing program threads for a plurality of processors includes configuring a filter to monitor and selectively block fill requests for instruction cache lines for a plurality of processors executing a plurality of threads to be synchronized.
摘要翻译：用于同步用于多个处理器的程序线程的屏障包括被配置为耦合到执行要同步的多个线程的多个处理器的滤波器。过滤器被配置为监视和选择性地阻止指令高速缓存行的填充请求。一种用于同步多个处理器的程序线程的方法包括配置一个过滤器以监视并选择性地阻止执行要同步的多个线程的多个处理器的指令高速缓存线的填充请求。

43. 发明授权

US07587555B2 Program thread synchronization 有权
标题翻译：程序线程同步
公开(公告)号：US07587555B2
公开(公告)日：2009-09-08
申请号：US11272197
申请日：2005-11-10
申请人： Jeań-Francois C. P. Collard , Norman Paul Jouppi , John Morgan Sampson
发明人： Jeań-Francois C. P. Collard , Norman Paul Jouppi , John Morgan Sampson
IPC分类号： G06F12/00
CPC分类号： G06F9/52 , G06F9/522 , G06F12/0808
摘要： The present invention is a method of and system for program thread synchronization. In accordance with an embodiment of the invention, a method of synchronizing program threads for one or more processors is provided. An address for data for each of a plurality of program threads to be synchronized is determined. For each processor executing one or more of the threads to be synchronized, execution of the thread is halted at a barrier by attempting a data operation to the determined address and the address being unavailable. Execution of the threads is resumed.
摘要翻译：本发明是用于程序线程同步的方法和系统。根据本发明的实施例，提供了一种用于一个或多个处理器同步程序线程的方法。确定要同步的多个程序线程中的每一个的数据的地址。对于执行要同步的一个或多个线程的每个处理器，通过尝试对所确定的地址进行数据操作并且该地址不可用来停止线程的执行。恢复执行线程。

44. 发明授权

US07555607B2 Program thread syncronization for instruction cachelines 失效
标题翻译：程序线程同步指令高速缓存线
公开(公告)号：US07555607B2
公开(公告)日：2009-06-30
申请号：US11271535
申请日：2005-11-10
申请人： Jean-Francois C. P. Collard , Norman Paul Jouppi , Michael S. Schlansker
发明人： Jean-Francois C. P. Collard , Norman Paul Jouppi , Michael S. Schlansker
IPC分类号： G06F12/00
CPC分类号： G06F9/52
摘要： In a method of and system for program thread synchronization, an instruction cache line is determined each of a plurality of program threads to be synchronized. For each processor executing one or more of the threads to be synchronized, execution of the thread is halted at a barrier by rendering the determined instruction cache line unavailable. Execution of the threads resumes by rendering the determined instruction cache lines available.
摘要翻译：在用于程序线程同步的方法和系统中，确定要同步的多个程序线程中的每一个的指令高速缓存行。对于执行要同步的一个或多个线程的每个处理器，通过渲染所确定的指令高速缓存行不可用来停止线程的执行。通过渲染确定的指令高速缓存行可用来恢复线程的执行。

45. 发明授权

US5689679A Memory system and method for selective multi-level caching using a cache level code 失效
标题翻译：使用缓存级别代码进行选择性多级缓存的内存系统和方法
公开(公告)号：US5689679A
公开(公告)日：1997-11-18
申请号：US610901
申请日：1996-03-05
申请人： Norman Paul Jouppi
发明人： Norman Paul Jouppi
IPC分类号： G06F12/08 , G06F12/10 , G06F13/00
CPC分类号： G06F12/0897 , G06F12/0888 , G06F12/1027
摘要： A selective multilevel caching method and system including a main memory and a plurality of cache memories are disclosed. The main memory and cache memories are arranged in a multilevel hierarchy: the main memory is at the lowest hierarchical level; the cache memory that is coupled directly to the central processing unit (CPU) is at the highest hierarchical level; and the remaining cache memories are coupled in the hierarchy at intermediate hierarchical levels therebetween. Each hierarchical level contains cache logic as well as a cache memory. Each cache logic responds to a cache level code that is associated with an address specified in each CPU read or write data request. The cache level code specifies the highest hierarchical level at which data associated with the data request may be written. Each cache logic uses the cache level code to determine if data will be written to the cache memory at the same hierarchical level as that cache logic. Each CPU write request further includes a cache control code. The cache control code indicates whether each cache level is designated as a write-allocate cache level. Each cache logic responds also to the cache control code to further determine if data will be written to the cache memory at the same hierarchical level as that cache logic.
摘要翻译：公开了一种包括主存储器和多个高速缓冲存储器的选择性多级缓存方法和系统。主存储器和高速缓冲存储器被布置在多层次层次中：主存储器处于最低层级; 直接连接到中央处理单元（CPU）的高速缓存存储器处于最高层级; 并且其余的高速缓存存储器在它们之间的中间层级中被分层结合。每个层级都包含高速缓存逻辑以及高速缓存。每个高速缓存逻辑响应与每个CPU读或写数据请求中指定的地址相关联的高速缓存级代码。缓存级别代码指定可以写入与数据请求相关联的数据的最高层级。每个高速缓存逻辑使用高速缓存级代码来确定数据是否将以与该高速缓存逻辑相同的层级写入缓存存储器。每个CPU写请求还包括缓存控制代码。高速缓存控制代码指示每个高速缓存级别是否被指定为写分配高速缓存级别。每个高速缓存逻辑还响应高速缓存控制代码，以进一步确定数据是否将以与该高速缓存逻辑相同的层级写入高速缓冲存储器。

46. 发明授权

US09443580B2 Multi-level cell memory 有权
标题翻译：多级单元存储器
公开(公告)号：US09443580B2
公开(公告)日：2016-09-13
申请号：US14408512
申请日：2012-06-28
申请人： Naveen Muralimanohar , Han Bin Yoon , Norman Paul Jouppi
发明人： Naveen Muralimanohar , Han Bin Yoon , Norman Paul Jouppi
IPC分类号： G11C7/10 , G11C11/56 , G11C13/00 , G11C16/26 , G11C16/06
CPC分类号： G11C11/5678 , G11C7/1057 , G11C11/56 , G11C11/5628 , G11C11/5642 , G11C13/0004 , G11C13/004 , G11C13/0061 , G11C13/0069 , G11C16/06 , G11C16/26 , G11C2211/5642
摘要： A multi-level cell memory includes a memory cell that stores two or more bits of information; a sensing circuit coupled to the memory cell; and a row buffer structure comprising a split page buffer having a first page buffer and a second page buffer. The sensing circuit operates to read from the memory cell, places a first bit in one of the first page buffer and the second page buffer, and places the second bit in one of the first page buffer and the second page buffer.
摘要翻译：多级单元存储器包括存储两个或更多位信息的存储单元; 耦合到所述存储单元的感测电路; 以及包括具有第一页缓冲器和第二页缓冲器的分页页缓冲器的行缓冲器结构。感测电路操作以从存储器单元读取，将第一位置于第一页缓冲器和第二页缓冲器之一中，并将第二位置于第一页缓冲器和第二页缓冲器之一中。

47. 发明授权

US09164904B2 Accessing remote memory on a memory blade 有权
标题翻译：访问内存刀片上的远程内存
公开(公告)号：US09164904B2
公开(公告)日：2015-10-20
申请号：US13596331
申请日：2012-08-28
申请人： Kevin T. Lim , Naveen Muralimanohar , Norman Paul Jouppi , Robert Schreiber
发明人： Kevin T. Lim , Naveen Muralimanohar , Norman Paul Jouppi , Robert Schreiber
IPC分类号： G06F12/00 , G06F12/08
CPC分类号： G06F12/08 , G06F2212/254 , Y02D10/13
摘要： A method of accessing remote memory comprising receiving a request for access to a page from a computing device, adding an address of the accessed page to a recent list memory on the remote memory, associating a recent list group identifier to a number of addresses of accessed pages, transferring the requested page to the computing device with the recent list group identifier and temporarily maintaining a copy of the transferred page on the remote memory.
摘要翻译：一种访问远程存储器的方法，包括从计算设备接收访问页面的请求，将所访问的页面的地址添加到远程存储器上的最近的列表存储器，将最近的列表组标识符与所访问的地址的数量相关联页面，使用最近的列表组标识符将所请求的页面传送到计算设备，并在远程存储器上临时保留所传送的页面的副本。

48. 发明授权

US08938589B2 Interface methods and apparatus for memory devices using arbitration 有权
标题翻译：使用仲裁的存储器件的接口方法和装置
公开(公告)号：US08938589B2
公开(公告)日：2015-01-20
申请号：US13386396
申请日：2011-01-27
申请人： Naveen Muralimanohar , Norman Paul Jouppi
发明人： Naveen Muralimanohar , Norman Paul Jouppi
IPC分类号： G06F12/00 , G06F3/00 , A01N65/36 , A01N65/00 , A01N65/08
CPC分类号： A01N65/36 , A01N65/00 , A01N65/08 , A01N25/00 , A01N27/00 , A01N2300/00
摘要： A disclosed example apparatus includes an interface (702, 726) to receive a request to access a memory (602a) of a memory module (600) and a data store status monitor (730) to determine a status of the memory. The example apparatus also includes a message output subsystem (732) to, when the memory is busy, respond to the request with a negative acknowledgement indicating that the request to access the memory is not grantable.
摘要翻译：所公开的示例性设备包括接收访问存储器模块（600）的存储器（602a）的请求的接口（702,726）和用于确定存储器的状态的数据存储状态监视器（730）。示例性装置还包括消息输出子系统（732），当存储器正在忙时，以指示访问存储器的请求不可授予的否定确认来响应该请求。

49. 发明授权

US08938139B2 Optoelectronic switches using on-chip optical waveguides 有权
标题翻译：使用片上光波导的光电开关
公开(公告)号：US08938139B2
公开(公告)日：2015-01-20
申请号：US12921768
申请日：2008-03-11
申请人： Moray McLaren , Jung Ho Ahn , Nathan L. Binkert , Alan L. Davis , Norman Paul Jouppi
发明人： Moray McLaren , Jung Ho Ahn , Nathan L. Binkert , Alan L. Davis , Norman Paul Jouppi
IPC分类号： G02B6/26 , G02B6/12 , G02F1/313 , H04Q11/00 , G02B6/293 , G02B6/35
CPC分类号： G02B6/12007 , G02B6/29338 , G02B6/35 , G02B6/3546 , G02B6/356 , G02F1/3137 , G02F1/3138 , G02F2201/17 , G02F2202/32 , G02F2203/15 , H04Q11/0005 , H04Q11/0066 , H04Q2011/0016 , H04Q2011/0035 , H04Q2011/0058
摘要： Embodiments of the present invention are directed to optoelectronic network switches. In one embodiment, an optoelectronic switch includes a set of roughly parallel input waveguides and a set of roughly parallel output waveguides positioned roughly perpendicular to the input waveguides. Each of the output waveguides crosses the set of input waveguides. The optoelectronic switch includes at least one switch element configured to switch one or more optical signals transmitted on one or more input waveguides onto one or more crossing output waveguides.
摘要翻译：本发明的实施例涉及光电网络交换机。在一个实施例中，光电开关包括一组大致平行的输入波导和大致垂直于输入波导定位的大致平行的输出波导组。每个输出波导穿过该组输入波导。光电开关包括至少一个开关元件，其被配置为将在一个或多个输入波导上传输的一个或多个光信号切换到一个或多个交叉输出波导上。

50. 发明授权

US08732368B1 Control system for resource selection between or among conjoined-cores 有权
标题翻译：联合核心之间或之间资源选择的控制系统
公开(公告)号：US08732368B1
公开(公告)日：2014-05-20
申请号：US11061959
申请日：2005-02-17
申请人： Norman Paul Jouppi , Parthasarathy Ranganathan
发明人： Norman Paul Jouppi , Parthasarathy Ranganathan
IPC分类号： G06F12/00
CPC分类号： G06F12/0862 , G06F9/5011 , Y02D10/13 , Y02D10/22
摘要： A processing system is provided including sharing a resource in a processor system for processing signals, the processor system having first and second conjoined-cores, and selecting the conjoined-core having control over the resource based on arbitration between the first and second conjoined-cores.
摘要翻译：提供一种处理系统，包括在用于处理信号的处理器系统中共享资源，处理器系统具有第一和第二联结核，以及基于第一和第二联结核之间的仲裁来选择具有对资源的控制的联结核。

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