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31. 发明授权

US08525707B1 Systems and methods for dual binary and non-binary decoding processing 有权
标题翻译：用于双二进制和非二进制解码处理的系统和方法
公开(公告)号：US08525707B1
公开(公告)日：2013-09-03
申请号：US13474672
申请日：2012-05-17
申请人： Fan Zhang , Chung-Li Wang , Shaohua Yang , Haitao Xia
发明人： Fan Zhang , Chung-Li Wang , Shaohua Yang , Haitao Xia
IPC分类号： H03M13/00
CPC分类号： H03M13/1171 , H03M13/2957 , H03M13/3707 , H03M13/6331 , H03M13/6343 , H03M13/6511
摘要： The present invention is related to systems and methods for applying two or more data decode algorithms to a processing data set.
摘要翻译：本发明涉及将两个或多个数据解码算法应用于处理数据集的系统和方法。

32. 发明授权

US08782487B2 Systems and methods for locating and correcting decoder mis-corrections 有权
标题翻译：用于定位和纠正解码器错误校正的系统和方法
公开(公告)号：US08782487B2
公开(公告)日：2014-07-15
申请号：US13450289
申请日：2012-04-18
申请人： Shaohua Yang , Yang Han , Chung-Li Wang , Mikhail I. Grinchuk , Anatoli A. Bolotov , Lav D. Ivanovic
发明人： Shaohua Yang , Yang Han , Chung-Li Wang , Mikhail I. Grinchuk , Anatoli A. Bolotov , Lav D. Ivanovic
IPC分类号： H03M13/00 , G06F11/00 , H04L1/00 , G11C29/00 , H03M13/41 , H03M13/37 , H03M13/09 , H03M13/11 , H03M7/30 , G11B20/18
CPC分类号： H03M13/00 , G11B20/1833 , G11B2020/1843 , G11B2020/185 , G11B2220/2516 , G11B2220/415 , H03M7/6005 , H03M13/093 , H03M13/1102 , H03M13/1108 , H03M13/1128 , H03M13/3723 , H03M13/3746 , H03M13/41 , H03M13/6511 , H03M13/6513
摘要： Various embodiments of the present invention provide systems and methods for data processing. For example, data processing systems are disclosed that include a data decoding circuit having a data decoder circuit, an element modification circuit, an element modification log, and a mis-correction detection circuit.
摘要翻译：本发明的各种实施例提供了用于数据处理的系统和方法。例如，公开了包括具有数据解码器电路，元件修改电路，元件修改日志和错误校正检测电路的数据解码电路的数据处理系统。

33. 发明申请

US20130283114A1 Systems and Methods for Locating and Correcting Decoder Mis-Corrections 有权
标题翻译：用于定位和校正解码器误差校正的系统和方法
公开(公告)号：US20130283114A1
公开(公告)日：2013-10-24
申请号：US13450289
申请日：2012-04-18
申请人： Shaohua Yang , Yang Han , Chung-Li Wang , Mikhail I. Grinchuk , Anatoli A. Bolotov , Lav D. Ivanovic
发明人： Shaohua Yang , Yang Han , Chung-Li Wang , Mikhail I. Grinchuk , Anatoli A. Bolotov , Lav D. Ivanovic
IPC分类号： G06F11/07 , H03M13/05 , G06F11/10 , H03M13/09
CPC分类号： H03M13/00 , G11B20/1833 , G11B2020/1843 , G11B2020/185 , G11B2220/2516 , G11B2220/415 , H03M7/6005 , H03M13/093 , H03M13/1102 , H03M13/1108 , H03M13/1128 , H03M13/3723 , H03M13/3746 , H03M13/41 , H03M13/6511 , H03M13/6513
摘要： Various embodiments of the present invention provide systems and methods for data processing. For example, data processing systems are disclosed that include a data decoding circuit having a data decoder circuit, an element modification circuit, an element modification log, and a mis-correction detection circuit.
摘要翻译：本发明的各种实施例提供了用于数据处理的系统和方法。例如，公开了包括具有数据解码器电路，元件修改电路，元件修改日志和错误校正检测电路的数据解码电路的数据处理系统。

34. 发明申请

US20140025904A1 Systems and Methods for Gate Aware Iterative Data Processing 有权
标题翻译：门控感知系统和方法迭代数据处理
公开(公告)号：US20140025904A1
公开(公告)日：2014-01-23
申请号：US13552403
申请日：2012-07-18
申请人： Fan Zhang , Yang Han , Ming Jin , Chung-Li Wang
发明人： Fan Zhang , Yang Han , Ming Jin , Chung-Li Wang
IPC分类号： G06F12/00
CPC分类号： G11B20/10268 , G11B20/10509
摘要： The present invention is related to systems and methods for iterative data processing scheduling.
摘要翻译：本发明涉及用于迭代数据处理调度的系统和方法。

35. 发明授权

US09058842B2 Systems and methods for gate aware iterative data processing 有权
标题翻译：门感知迭代数据处理的系统和方法
公开(公告)号：US09058842B2
公开(公告)日：2015-06-16
申请号：US13552403
申请日：2012-07-18
申请人： Fan Zhang , Yang Han , Ming Jin , Chung-Li Wang
发明人： Fan Zhang , Yang Han , Ming Jin , Chung-Li Wang
IPC分类号： G11C27/00 , G11B20/10
CPC分类号： G11B20/10268 , G11B20/10509
摘要： The present inventions are related to systems and methods for iterative data processing scheduling. In one case a data processing system is disclosed that includes a data detector circuit and a data decoder circuit. The data detector circuit is operable to apply a data detection algorithm to a data set to yield a detected output. The data decoder circuit is operable to repeatedly apply a data decoding algorithm to the detected output to yield a decoded output over a number of passes, where the number of passes is within an allowable number of local iterations selected based at least in part on a read gate signal.
摘要翻译：本发明涉及用于迭代数据处理调度的系统和方法。在一种情况下，公开了一种包括数据检测器电路和数据解码器电路的数据处理系统。数据检测器电路可操作以将数据检测算法应用于数据集以产生检测到的输出。数据解码器电路可操作以重复地将数据解码算法应用于检测到的输出，以产生经过多次通过的解码输出，其中通过次数在至少部分基于读取的选择的局部迭代的允许数量之内门信号。

36. 发明授权

US08756478B2 Multi-level LDPC layer decoder 有权
标题翻译：多级LDPC层解码器
公开(公告)号：US08756478B2
公开(公告)日：2014-06-17
申请号：US13300078
申请日：2011-11-18
申请人： Chung-Li Wang , Zongwang Li , Lei Chen , Johnson Yen
发明人： Chung-Li Wang , Zongwang Li , Lei Chen , Johnson Yen
IPC分类号： H03M13/00
CPC分类号： H03M13/1117 , G06F11/1076 , H03M13/1122 , H03M13/1125 , H03M13/1137 , H03M13/114 , H03M13/116 , H03M13/1171 , H03M13/6577 , H03M13/658 , H03M13/6591
摘要： Various embodiments of the present invention are related to methods and apparatuses for decoding data, and more particularly to methods and apparatuses for multi-level layered LDPC decoding. For example, in one embodiment an apparatus includes a variable node processor and a check node processor. The variable node processor is operable to generate variable node to check node messages and to calculate perceived values based on check node to variable node messages. The check node processor is operable to generate the check node to variable node messages and to calculate checksums based on variable node to check node messages. The check node processor includes a min finder circuit operable to identify a minimum, a next minimum and an index of minimum value in the variable node to check node messages. The variable node processor and check node processor are operable to perform layered multi-level decoding.
摘要翻译：本发明的各种实施例涉及用于解码数据的方法和装置，更具体地涉及用于多级分层LDPC解码的方法和装置。例如，在一个实施例中，装置包括可变节点处理器和校验节点处理器。可变节点处理器可操作以生成变量节点以检查节点消息，并且基于校验节点到可变节点消息来计算感知值。校验节点处理器可用于将校验节点生成到可变节点消息，并且基于变量节点来计算校验和以检查节点消息。校验节点处理器包括可用于识别可变节点中的最小值，下一个最小值和最小值的索引以检查节点消息的最小取景器电路。可变节点处理器和校验节点处理器可操作以执行分层多级解码。

37. 发明授权

US08751913B2 Systems and methods for reduced power multi-layer data decoding 有权
标题翻译：降低功率多层数据解码的系统和方法
公开(公告)号：US08751913B2
公开(公告)日：2014-06-10
申请号：US13295160
申请日：2011-11-14
申请人： Zongwang Li , Lei Chen , Chung-Li Wang
发明人： Zongwang Li , Lei Chen , Chung-Li Wang
IPC分类号： H03M13/00
CPC分类号： H03M13/1122 , H03M13/112 , H03M13/116 , H03M13/658
摘要： Various embodiments of the present invention provide systems and methods for data processing. For example, a data processing system is disclosed that includes a data encoder circuit. The data encoder circuit is operable to apply an encoding algorithm to an input data set in accordance with a multi-layer code structure including a first row and a last row to yield an encoded data set. The last row of the multi-layer code structure represented in the encoded data set conforms to an identity matrix.
摘要翻译：本发明的各种实施例提供了用于数据处理的系统和方法。例如，公开了包括数据编码器电路的数据处理系统。数据编码器电路可操作以根据包括第一行和最后一行的多层代码结构将编码算法应用于输入数据集，以产生编码数据集。在编码数据集中表示的多层代码结构的最后一行符合一个单位矩阵。

38. 发明申请

US20130061107A1 Multi-Level LDPC Layer Decoder 有权
标题翻译：多级LDPC层解码器
公开(公告)号：US20130061107A1
公开(公告)日：2013-03-07
申请号：US13300078
申请日：2011-11-18
申请人： Chung-Li Wang , Zongwang Li , Lei Chen , Johnson Yen
发明人： Chung-Li Wang , Zongwang Li , Lei Chen , Johnson Yen
IPC分类号： H03M13/05 , G06F11/10
CPC分类号： H03M13/1117 , G06F11/1076 , H03M13/1122 , H03M13/1125 , H03M13/1137 , H03M13/114 , H03M13/116 , H03M13/1171 , H03M13/6577 , H03M13/658 , H03M13/6591
摘要： Various embodiments of the present invention are related to methods and apparatuses for decoding data, and more particularly to methods and apparatuses for multi-level layered LDPC decoding. For example, in one embodiment an apparatus includes a variable node processor and a check node processor. The variable node processor is operable to generate variable node to check node messages and to calculate perceived values based on check node to variable node messages. The check node processor is operable to generate the check node to variable node messages and to calculate checksums based on variable node to check node messages. The check node processor includes a min finder circuit operable to identify a minimum, a next minimum and an index of minimum value in the variable node to check node messages. The variable node processor and check node processor are operable to perform layered multi-level decoding.
摘要翻译：本发明的各种实施例涉及用于解码数据的方法和装置，更具体地涉及用于多级分层LDPC解码的方法和装置。例如，在一个实施例中，装置包括可变节点处理器和校验节点处理器。可变节点处理器可操作以生成变量节点以检查节点消息，并且基于校验节点到可变节点消息来计算感知值。校验节点处理器可用于将校验节点生成到可变节点消息，并且基于变量节点来计算校验和以检查节点消息。校验节点处理器包括可用于识别可变节点中的最小值，下一个最小值和最小值的索引以检查节点消息的最小取景器电路。可变节点处理器和校验节点处理器可操作以执行分层多级解码。

39. 发明授权

US08775896B2 Non-binary LDPC decoder with low latency scheduling 有权
标题翻译：具有低延迟调度的非二进制LDPC解码器
公开(公告)号：US08775896B2
公开(公告)日：2014-07-08
申请号：US13369468
申请日：2012-02-09
申请人： Zongwang Li , Chung-Li Wang , Changyou Xu
发明人： Zongwang Li , Chung-Li Wang , Changyou Xu
IPC分类号： H03M13/00
CPC分类号： H03M13/658 , H03M13/1122 , H03M13/1131 , H03M13/1171 , H03M13/2957 , H03M13/6325 , H03M13/6343
摘要： Various embodiments of the present invention provide systems and methods for decoding of non-binary LDPC codes. For example, a low density parity check data decoder is disclosed that includes a variable node processor operable to perform variable node updates based at least in part on check node to variable node message vectors, a check node processor operable to perform check node updates and to generate the check node to variable node message vectors, and a scheduler operable to cause the variable node processor to use check node to variable node message vectors from multiple decoding iterations when performing the variable node updates for a given decoding iteration.
摘要翻译：本发明的各种实施例提供用于解码非二进制LDPC码的系统和方法。例如，公开了一种低密度奇偶校验数据解码器，其包括可变节点处理器，其可操作以至少部分地基于校验节点到可变节点消息向量来执行变量节点更新;校验节点处理器，可操作以执行校验节点更新，以及生成检查节点到可变节点消息向量，以及调度器，用于当对于给定的解码迭代执行变量节点更新时，使得变量节点处理器使用来自多个解码迭代的可变节点消息向量的校验节点。

40. 发明申请

US20130212447A1 Non-Binary LDPC Decoder with Low Latency Scheduling 有权
标题翻译：具有低延迟调度的非二进制LDPC解码器
公开(公告)号：US20130212447A1
公开(公告)日：2013-08-15
申请号：US13369468
申请日：2012-02-09
申请人： Zongwang Li , Chung-Li Wang , Changyou Xu
发明人： Zongwang Li , Chung-Li Wang , Changyou Xu
IPC分类号： H03M13/05 , G06F11/10
CPC分类号： H03M13/658 , H03M13/1122 , H03M13/1131 , H03M13/1171 , H03M13/2957 , H03M13/6325 , H03M13/6343
摘要： Various embodiments of the present invention provide systems and methods for decoding of non-binary LDPC codes. For example, a low density parity check data decoder is disclosed that includes a variable node processor operable to perform variable node updates based at least in part on check node to variable node message vectors, a check node processor operable to perform check node updates and to generate the check node to variable node message vectors, and a scheduler operable to cause the variable node processor to use check node to variable node message vectors from multiple decoding iterations when performing the variable node updates for a given decoding iteration.
摘要翻译：本发明的各种实施例提供用于解码非二进制LDPC码的系统和方法。例如，公开了一种低密度奇偶校验数据解码器，其包括可变节点处理器，其可操作以至少部分地基于校验节点到可变节点消息向量来执行变量节点更新;校验节点处理器，可操作以执行校验节点更新，以及生成检查节点到可变节点消息向量，以及调度器，用于当对于给定的解码迭代执行变量节点更新时，使得变量节点处理器使用来自多个解码迭代的可变节点消息向量的校验节点。

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