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    • 31. 发明申请
      US20080094878A1 RING OSCILLATOR ROW CIRCUIT FOR EVALUATING MEMORY CELL PERFORMANCE 失效
    • RING OSCILLATOR ROW CIRCUIT FOR EVALUATING MEMORY CELL PERFORMANCE
    • 用于评估存储器单元性能的振荡器振荡器电路
    • US20080094878A1
    • 2008-04-24
    • US11963794
    • 2007-12-22
    • Rajiv Joshi , Qiuyi Ye , Yuen Chan , Anirudh Devgan
    • Rajiv Joshi , Qiuyi Ye , Yuen Chan , Anirudh Devgan
    • G11C11/00
    • G11C29/50 , G11C29/50012
    • A ring oscillator row circuit for evaluating memory cell performance provides for circuit delay and performance measurements in an actual memory circuit environment. A ring oscillator is implemented with a row of memory cells and has outputs connected to one or more bitlines along with other memory cells that are substantially identical to the ring oscillator cells. Logic may be included for providing a fully functional memory array, so that the cells other than the ring oscillator cells can be used for storage when the ring oscillator row wordlines are disabled. One or both power supply rails of individual cross-coupled inverter stages forming static memory cells used in the ring oscillator circuit may be isolated from each other in order to introduce a voltage asymmetry so that circuit asymmetry effects on delay can be evaluated.
    • 用于评估存储单元性能的环形振荡器行电路在实际的存储器电路环境中提供电路延迟和性能测量。 环形振荡器用一行存储器单元实现，并且具有连接到一个或多个位线以及与环形振荡器单元基本相同的其它存储器单元的输出。 可以包括用于提供完全功能的存储器阵列的逻辑，使得当环形振荡器行字线被禁用时，除了环形振荡器单元之外的单元可以用于存储。 形成环形振荡器电路中使用的静态存储单元的各个交叉耦合的逆变器级的一个或两个电源轨可以彼此隔离，以引入电压不对称，从而可以评估电路不对称对延迟的影响。
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    • 34. 发明申请
      US20060059376A1 Dynamic leakage control circuit 失效
    • Dynamic leakage control circuit
    • 动态泄漏控制电路
    • US20060059376A1
    • 2006-03-16
    • US10942419
    • 2004-09-16
    • Hung Ngo , Jente Kuang , Kevin Nowka , Rajiv Joshi
    • Hung Ngo , Jente Kuang , Kevin Nowka , Rajiv Joshi
    • G06F1/26
    • G06F1/3228
    • A low power consumption pipeline circuit architecture has power partitioned pipeline stages. The first pipeline stage is non-power-gated for fast response in processing input data after receipt of a valid data signal. A power-gated second pipeline stage has two power-gated modes. Normally the power rail in the power-gated second pipeline stage is charged to a first voltage potential of a pipeline power supply. In the first power gated mode, the power rail is charged to a threshold voltage below the first voltage potential to reduce leakage. In the second power gated mode. the power rail is decoupled from the first voltage potential. A power-gated third pipeline stage has its power rail either coupled to the first voltage potential or power-gated where its power rail is decoupled from the first voltage potential. The power rail of the second power-gated pipeline stage charges to the first voltage potential before the third power-gated pipeline stage.
    • 低功耗流水线电路架构具有电源分配管线级。 第一个流水线阶段是非功率门控，用于在接收到有效的数据信号后处理输入数据的快速响应。 电源门控第二管道级具有两个电源门控模式。 通常，电源门控第二管线级中的电源轨被充电到管线电源的第一电压电位。 在第一电源门控模式中，电力轨被充电到低于第一电压电位的阈值电压以减少泄漏。 在第二电源门控模式下。 电源轨与第一电压电位分离。 电源门控第三管线级具有其电源轨或者耦合到第一电压电势或电源门控，其电源轨与第一电压电势分离。 第二电力门控管道阶段的电力轨道在第三电力门控管道阶段之前充电到第一电压电位。
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    • 36. 发明申请
      US20050047196A1 Loadless NMOS four transistor dynamic dual Vt SRAM cell 有权
    • Loadless NMOS four transistor dynamic dual Vt SRAM cell
    • 无负载NMOS四晶体管动态双Vt SRAM单元
    • US20050047196A1
    • 2005-03-03
    • US10649200
    • 2003-08-27
    • Azeez Bhavnagarwala , Rajiv Joshi , Stephen Kosonocky
    • Azeez Bhavnagarwala , Rajiv Joshi , Stephen Kosonocky
    • G11C11/418 , G11C11/412 , H01L21/8244 , H01L27/11 , G11C11/00
    • G11C11/412
    • Loadless 4T SRAM cells, and methods for operating such SRAM cells, which can provide highly integrated semiconductor memory devices while providing increased performance with respect to data stability and increased I/O speed for data access operations. A loadless 4T SRAM cell comprises a pair of access transistors and a pair of pull-down transistors, all of which are implemented as N-channel transistors (NFETs or NMOSFETS). The access transistors have lower threshold voltages than the pull-down transistors, which enables the SRAM cell to effectively maintain a logic “1” potential during standby. The pull-down transistors have larger channel widths as compared to the access transistors, which enables the SRAM cell to effectively maintain a logic “0” potential at a given storage node during a read operation. A method is implemented for dynamically adjusting the threshold voltages of the transistors of activated memory cells during an access operation to thereby increase the read current or performance of the accessed memory cells.
    • 无负载4T SRAM单元以及用于操作这样的SRAM单元的方法，其可以提供高度集成的半导体存储器件，同时在数据访问操作方面提供相对于数据稳定性和增加的I / O速度的增加的性能。 无负载的4T SRAM单元包括一对存取晶体管和一对下拉晶体管，所有这些都被实现为N沟道晶体管（NFET或NMOSFETS）。 存取晶体管具有比下拉晶体管低的阈值电压，这使得SRAM单元能够在待机期间有效地保持逻辑“1”电位。 与存取晶体管相比，下拉晶体管具有较大的沟道宽度，这使得SRAM单元能够在读取操作期间在给定存储节点处有效地保持逻辑“0”电位。 实现了一种用于在访问操作期间动态地调整激活的存储器单元的晶体管的阈值电压从而增加所访问的存储器单元的读取电流或性能的方法。
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    • 37. 发明申请
      US20050040881A1 Method of reducing leakage current in sub one volt SOI circuits 有权
    • Method of reducing leakage current in sub one volt SOI circuits
    • 降低亚一伏SOI电路漏电流的方法
    • US20050040881A1
    • 2005-02-24
    • US10644211
    • 2003-08-20
    • Richard Brown , Ching-Te Chuang , Peter Cook , Koushik Das , Rajiv Joshi
    • Richard Brown , Ching-Te Chuang , Peter Cook , Koushik Das , Rajiv Joshi
    • H03K19/00 , H03K3/01
    • H03K19/0016
    • A multi-threshold integrated circuit (IC) with reduced subthreshold leakage and method of reducing leakage. Selectable supply switching devices (NFETs and/or PFETS) between a logic circuit and supply connections (Vdd and Ground) for the circuit have higher thresholds than normal circuit devices. Some devices may have thresholds lowered when the supply switching devices are on. Header/footer devices with further higher threshold voltages and widths may be used to further increase off resistance and maintain/reduce on resistance. Alternatively, high threshold devices may be stacked to further reduce leakage to a point achieved for an even higher threshold. Intermediate supply connects at the devices may have decoupling capacitance and devices may be tapered for optimum stack height and an optimum taper ratio to minimize circuit leakage and circuit delay.
    • 具有降低的亚阈值泄漏的多阈值集成电路（IC）和减少泄漏的方法。 电路逻辑电路和电源连接（Vdd和Ground）之间的可选供电开关器件（NFET和/或PFETS）具有比正常电路器件更高的阈值。 当供电开关装置打开时，一些装置可能具有降低的阈值。 具有更高阈值电压和宽度的标题/页脚装置可用于进一步降低电阻和保持/降低电阻。 或者，可以堆叠高阈值装置以进一步将泄漏减少到达到甚至更高阈值所达到的点。 中间电源连接在器件上可能具有去耦电容，器件可以锥形化，以获得最佳堆叠高度和最佳锥度比，以最大限度地减少电路泄漏和电路延迟。
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