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    • 32. 发明授权
      US07507647B2 Method of manufacturing a high voltage semiconductor device including a deep well and a gate oxide layer simultaneously 失效
    • Method of manufacturing a high voltage semiconductor device including a deep well and a gate oxide layer simultaneously
    • 同时制造包括深阱和栅极氧化物层的高电压半导体器件的方法
    • US07507647B2
    • 2009-03-24
    • US11313693
    • 2005-12-22
    • Tae-Hong Lim
    • Tae-Hong Lim
    • H01L21/425
    • H01L21/823878 , H01L21/823892
    • A method of manufacturing a high voltage semiconductor device including forming a P-type region implanted with P-type impurities and an N-type region implanted with N-type impurities in a silicon substrate. The method further includes forming a silicon nitride layer pattern and a pad oxide layer pattern to expose a surface of the silicon substrate, forming a trench by etching the exposed silicon substrate using the silicon nitride layer pattern as an etch mask, forming a trench oxide layer pattern in the trench by removing the silicon nitride layer pattern and the pad oxide layer pattern, and simultaneously forming a deep P-well and a deep N-well by driving P-type impurities in the P-type region and N-type impurities in the N-type region into the silicon substrate, while forming a gate oxide layer on a silicon substrate including the trench oxide layer pattern.
    • 一种制造高电压半导体器件的方法，包括在硅衬底中形成注入了P型杂质的P型区域和注入N型杂质的N型区域。 该方法还包括形成氮化硅层图案和焊盘氧化物层图案以暴露硅衬底的表面，通过使用氮化硅层图案蚀刻暴露的硅衬底作为蚀刻掩模形成沟槽，形成沟槽氧化物层 通过去除氮化硅层图案和焊盘氧化物层图案在沟槽中形成图案，并且通过驱动P型区域中的P型杂质和N型杂质同时形成深P阱和深N阱 同时在包括沟槽氧化物层图案的硅衬底上形成栅极氧化层，形成硅衬底的N型区域。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 33. 发明申请
      US20080067582A1 Semiconductor device and method of manufacturing the semiconductor device 失效
    • Semiconductor device and method of manufacturing the semiconductor device
    • 半导体装置及其制造方法
    • US20080067582A1
    • 2008-03-20
    • US11984012
    • 2007-11-13
    • Tae-Hong Lim
    • Tae-Hong Lim
    • H01L29/78
    • H01L29/66553 , H01L21/823437 , H01L21/823462 , H01L21/823487 , H01L29/66787
    • A semiconductor device includes a pair of first source/drain regions disposed on a silicon substrate. A first silicon epitaxial layer pattern defines a gate forming region that exposes the silicon substrate between the pair of first source/drain regions. A first gate insulation layer is disposed on the silicon substrate in the gate forming region. A second gate insulation layer is disposed on a sidewall of the first silicon epitaxial layer pattern. A second silicon epitaxial layer pattern is disposed in the gate forming region and on the first silicon epitaxial layer pattern. A pair of second source/drain regions is disposed on the second silicon epitaxial layer pattern. A third gate insulation layer exposes the second silicon epitaxial layer pattern in the gate forming region and covers the pair of second source/drain regions. A gate is disposed on the second silicon epitaxial layer pattern in the gate forming region.
    • 半导体器件包括设置在硅衬底上的一对第一源极/漏极区域。 第一硅外延层图案限定了在一对第一源极/漏极区域之间暴露硅衬底的栅极形成区域。 第一栅极绝缘层设置在栅极形成区域中的硅衬底上。 第二栅极绝缘层设置在第一硅外延层图案的侧壁上。 在栅极形成区域和第一硅外延层图案上设置第二硅外延层图案。 一对第二源极/漏极区域设置在第二硅外延层图案上。 第三栅极绝缘层在栅极形成区域中暴露第二硅外延层图案并覆盖该对第二源极/漏极区域。 在栅极形成区域中的第二硅外延层图案上设置栅极。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 36. 发明申请
      US20060131643A1 Semiconductor device and method of manufacturing the semiconductor device 失效
    • Semiconductor device and method of manufacturing the semiconductor device
    • 半导体装置及其制造方法
    • US20060131643A1
    • 2006-06-22
    • US11313852
    • 2005-12-22
    • Tae-Hong Lim
    • Tae-Hong Lim
    • H01L29/76
    • H01L29/66553 , H01L21/823437 , H01L21/823462 , H01L21/823487 , H01L29/66787
    • A semiconductor device includes a pair of first source/drain regions disposed on a silicon substrate. A first silicon epitaxial layer pattern defines a gate forming region that exposes the silicon substrate between the pair of first source/drain regions. A first gate insulation layer is disposed on the silicon substrate in the gate forming region. A second gate insulation layer is disposed on a sidewall of the first silicon epitaxial layer pattern. A second silicon epitaxial layer pattern is disposed in the gate forming region and on the first silicon epitaxial layer pattern. A pair of second source/drain regions is disposed on the second silicon epitaxial layer pattern. A third gate insulation layer exposes the second silicon epitaxial layer pattern in the gate forming region and covers the pair of second source/drain regions. A gate is disposed on the second silicon epitaxial layer pattern in the gate forming region.
    • 半导体器件包括设置在硅衬底上的一对第一源极/漏极区域。 第一硅外延层图案限定了在一对第一源极/漏极区域之间暴露硅衬底的栅极形成区域。 第一栅极绝缘层设置在栅极形成区域中的硅衬底上。 第二栅极绝缘层设置在第一硅外延层图案的侧壁上。 在栅极形成区域和第一硅外延层图案上设置第二硅外延层图案。 一对第二源极/漏极区域设置在第二硅外延层图案上。 第三栅极绝缘层在栅极形成区域中暴露第二硅外延层图案并覆盖该对第二源极/漏极区域。 在栅极形成区域中的第二硅外延层图案上设置栅极。
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    • 37. 发明授权
      US07045455B2 Via electromigration improvement by changing the via bottom geometric profile 有权
    • Via electromigration improvement by changing the via bottom geometric profile
    • 通过改变通孔底部几何轮廓来改善电迁移
    • US07045455B2
    • 2006-05-16
    • US10692028
    • 2003-10-23
    • Beichao Zhang , Chun Hui Low , Hong Lim Lee , Sang Yee Loong , Qiang Guo
    • Beichao Zhang , Chun Hui Low , Hong Lim Lee , Sang Yee Loong , Qiang Guo
    • H01L21/4763
    • H01L21/76802 , H01L21/76805 , H01L21/76814
    • An integration approach to improve electromigration resistance in a semiconductor device is described. A via hole is formed in a stack that includes an upper dielectric layer, a middle TiN ARC, and a lower first metal layer and is filled with a conformal diffusion barrier layer and a second metal layer. A key feature is that the etch process can be selected to vary the shape and location of the via bottom. A round or partially rounded bottom is formed in the first metal layer to reduce mechanical stress near the diffusion barrier layer. On the other hand, a flat bottom which stops on or in the TiN ARC is selected when exposure of the first metal layer to subsequent processing steps is a primary concern. Electromigration resistance is found to be lower than for a via structure with a flat bottom formed in a first metal layer.
    • 描述了一种用于提高半导体器件中的电迁移阻力的集成方法。 在包括上电介质层，中间TiN ARC和下第一金属层的堆叠中形成通孔，并且填充有共形扩散阻挡层和第二金属层。 一个关键特征是可以选择蚀刻工艺来改变通孔底部的形状和位置。 在第一金属层中形成圆形或部分圆形的底部，以减小扩散阻挡层附近的机械应力。 另一方面，当第一金属层暴露于后续处理步骤时，选择在TiN ARC上或其中停止的平底，这是首要考虑的问题。 发现耐电迁移性低于在第一金属层中形成的平坦底部的通孔结构。
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