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11. 发明授权

US07752413B2 Method and apparatus for communicating between threads 有权
标题翻译：用于在线程之间进行通信的方法和装置
公开(公告)号：US07752413B2
公开(公告)日：2010-07-06
申请号：US11567882
申请日：2006-12-07
申请人： Russell Dean Hoover , Jon K. Kriegel , Eric Oliver Mejdrich , Robert Allen Shearer
发明人： Russell Dean Hoover , Jon K. Kriegel , Eric Oliver Mejdrich , Robert Allen Shearer
IPC分类号： G06F12/00
CPC分类号： G06T15/50 , G06T15/06
摘要： A method and apparatus for communicating between threads in a processor. The method includes reserving a first portion of a cache in a processor for an inbox. The inbox is associated with a first thread being executed by the processor. The method also includes receiving a packet from a second thread, wherein the packet includes an access request. The method further includes using inbox control circuitry for the inbox to process the received packet and determine whether to grant the access request included in the packet.
摘要翻译：一种用于在处理器中的线程之间进行通信的方法和装置。该方法包括在收件箱的处理器中预留高速缓存的第一部分。收件箱与由处理器执行的第一个线程相关联。该方法还包括从第二线程接收分组，其中分组包括接入请求。该方法还包括使用收件箱控制电路来收件箱来处理接收到的分组并且确定是否授予包含在分组中的接入请求。

12. 发明授权

US07089341B2 Method and apparatus for supporting interrupt devices configured for a particular architecture on a different platform 失效
标题翻译：用于支持在不同平台上为特定架构配置的中断装置的方法和装置
公开(公告)号：US07089341B2
公开(公告)日：2006-08-08
申请号：US10815247
申请日：2004-03-31
申请人： Jon K. Kriegel
发明人： Jon K. Kriegel
IPC分类号： G06F13/24 , G06F3/00
CPC分类号： G06F13/24
摘要： Method and apparatus for supporting interrupt devices configured for a specific architecture (e.g., APIC-based software and hardware) on a different platform (e.g., a PowerPC platform). One embodiment provides an apparatus for passing interrupts from one or more devices configured for a specific interrupt architecture to one or more processors not designed for the specific interrupt architecture, comprising: an abstraction layer comprising a first plurality of registers conforming to the specific interrupt architecture; and an implementation dependent layer, disposed in communication between the abstraction layer and the one or more processors, comprising a second plurality of registers which correspond to the first plurality of registers, wherein the implementation dependent layer is configured to receive interrupts and forward received interrupts to the one or more processors and to read and write data to the second plurality of registers in response to interrupts processed through the one or more processor.
摘要翻译：用于支持在不同平台（例如，PowerPC平台）上为特定架构（例如，基于APIC的软件和硬件）配置的中断设备的方法和装置。一个实施例提供了一种用于将针对特定中断架构配置的一个或多个设备的中断的中断传送到不为特定中断体系结构设计的一个或多个处理器的装置，包括：抽象层，包括符合特定中断架构的第一多个寄存器; 以及设置在所述抽象层和所述一个或多个处理器之间的通信中的实现依赖层，包括对应于所述第一多个寄存器的第二多个寄存器，其中所述实现相关层被配置为接收中断并将接收的中断转发到所述一个或多个处理器并且响应于通过所述一个或多个处理器处理的中断而将数据读取和写入到所述第二多个寄存器。

13. 发明授权

US08429377B2 Optimizing TLB entries for mixed page size storage in contiguous memory 有权
标题翻译：优化连续内存中混合页大小存储的TLB条目
公开(公告)号：US08429377B2
公开(公告)日：2013-04-23
申请号：US12684642
申请日：2010-01-08
申请人： Dong Chen , Alan Gara , Mark E. Giampapa , Philip Heidelberger , Jon K. Kriegel , Martin Ohmacht , Burkhard Steinmacher-Burow
发明人： Dong Chen , Alan Gara , Mark E. Giampapa , Philip Heidelberger , Jon K. Kriegel , Martin Ohmacht , Burkhard Steinmacher-Burow
IPC分类号： G06F12/06
CPC分类号： G06F12/1027 , G06F2212/652 , G06F2212/654
摘要： A system and method for accessing memory are provided. The system comprises a lookup buffer for storing one or more page table entries, wherein each of the one or more page table entries comprises at least a virtual page number and a physical page number; a logic circuit for receiving a virtual address from said processor, said logic circuit for matching the virtual address to the virtual page number in one of the page table entries to select the physical page number in the same page table entry, said page table entry having one or more bits set to exclude a memory range from a page.
摘要翻译：提供了一种访问存储器的系统和方法。该系统包括用于存储一个或多个页表条目的查找缓冲器，其中所述一个或多个页表条目中的每一个包括至少虚拟页码和物理页号; 用于从所述处理器接收虚拟地址的逻辑电路，所述逻辑电路用于将所述虚拟地址与所述页表项之一中的虚拟页号进行匹配，以选择所述同一页表项中的所述物理页号，所述页表项具有一个或多个位被设置为从页面排除存储器范围。

14. 发明申请

US20130024648A1 TLB EXCLUSION RANGE 有权
标题翻译： TLB排除范围
公开(公告)号：US20130024648A1
公开(公告)日：2013-01-24
申请号：US13618730
申请日：2012-09-14
申请人： Dong Chen , Alan Gara , Mark E. Giampapa , Philip Heidelberger , Jon K. Kriegel , Martin Ohmacht , Burkhard Steinmacher-Burow
发明人： Dong Chen , Alan Gara , Mark E. Giampapa , Philip Heidelberger , Jon K. Kriegel , Martin Ohmacht , Burkhard Steinmacher-Burow
IPC分类号： G06F12/10
CPC分类号： G06F12/1027 , G06F2212/652 , G06F2212/654
摘要： A system and method for accessing memory are provided. The system comprises a lookup buffer for storing one or more page table entries, wherein each of the one or more page table entries comprises at least a virtual page number and a physical page number; a logic circuit for receiving a virtual address from said processor, said logic circuit for matching the virtual address to the virtual page number in one of the page table entries to select the physical page number in the same page table entry, said page table entry having one or more bits set to exclude a memory range from a page.
摘要翻译：提供了一种访问存储器的系统和方法。该系统包括用于存储一个或多个页表条目的查找缓冲器，其中所述一个或多个页表条目中的每一个包括至少虚拟页码和物理页号; 用于从所述处理器接收虚拟地址的逻辑电路，所述逻辑电路用于将所述虚拟地址与所述页表项之一中的虚拟页号进行匹配，以选择所述同一页表项中的所述物理页号，所述页表项具有一个或多个位被设置为从页面排除存储器范围。

15. 发明申请

US20090287885A1 Administering Non-Cacheable Memory Load Instructions 失效
标题翻译：管理不可缓存的内存加载指令
公开(公告)号：US20090287885A1
公开(公告)日：2009-11-19
申请号：US12121222
申请日：2008-05-15
申请人： Jon K. Kriegel , Jamie R. Kuesel
发明人： Jon K. Kriegel , Jamie R. Kuesel
IPC分类号： G06F12/08
CPC分类号： G06F12/0804 , G06F9/30043 , G06F9/3824 , G06F12/0837 , G06F12/0897
摘要： Administering non-cacheable memory load instructions in a computing environment where cacheable data is produced and consumed in a coherent manner without harming performance of a producer, the environment including a hierarchy of computer memory that includes one or more caches backed by main memory, the caches controlled by a cache controller, at least one of the caches configured as a write-back cache. Embodiments of the present invention include receiving, by the cache controller, a non-cacheable memory load instruction for data stored at a memory address, the data treated by the producer as cacheable; determining by the cache controller from a cache directory whether the data is cached; if the data is cached, returning the data in the memory address from the write-back cache without affecting the write-back cache's state; and if the data is not cached, returning the data from main memory without affecting the write-back cache's state.
摘要翻译：在计算环境中管理不可缓存的存储器加载指令，其中以一致的方式产生和消耗可缓存数据，而不损害生产者的性能，该环境包括计算机存储器的层次结构，其包括由主存储器支持的一个或多个缓存，高速缓存由缓存控制器控制，配置为回写高速缓存的至少一个高速缓存。本发明的实施例包括由高速缓存控制器接收存储在存储器地址中的数据的不可缓存的存储器加载指令，由生产者处理的数据可缓存; 由缓存控制器从高速缓存目录确定数据是否被高速缓存; 如果数据被缓存，则从写回缓存返回存储器地址中的数据，而不影响回写缓存的状态; 并且如果数据没有缓存，则从主存储器返回数据，而不会影响回写缓存的状态。

16. 发明授权

US08856490B2 Optimizing TLB entries for mixed page size storage in contiguous memory 有权
标题翻译：优化连续内存中混合页大小存储的TLB条目
公开(公告)号：US08856490B2
公开(公告)日：2014-10-07
申请号：US13618730
申请日：2012-09-14
申请人： Dong Chen , Alan Gara , Mark E. Giampapa , Philip Heidelberger , Jon K. Kriegel , Martin Ohmacht , Burkhard Steinmacher-Burow
发明人： Dong Chen , Alan Gara , Mark E. Giampapa , Philip Heidelberger , Jon K. Kriegel , Martin Ohmacht , Burkhard Steinmacher-Burow
IPC分类号： G06F12/06 , G06F12/10
CPC分类号： G06F12/1027 , G06F2212/652 , G06F2212/654
摘要： A system and method for accessing memory are provided. The system comprises a lookup buffer for storing one or more page table entries, wherein each of the one or more page table entries comprises at least a virtual page number and a physical page number; a logic circuit for receiving a virtual address from said processor, said logic circuit for matching the virtual address to the virtual page number in one of the page table entries to select the physical page number in the same page table entry, said page table entry having one or more bits set to exclude a memory range from a page.
摘要翻译：提供了一种访问存储器的系统和方法。该系统包括用于存储一个或多个页表条目的查找缓冲器，其中所述一个或多个页表条目中的每一个包括至少虚拟页码和物理页号; 用于从所述处理器接收虚拟地址的逻辑电路，所述逻辑电路用于将所述虚拟地址与所述页表项之一中的虚拟页号进行匹配，以选择所述同一页表项中的所述物理页号，所述页表项具有一个或多个位被设置为从页面排除存储器范围。

17. 发明申请

US20130007408A1 METHOD AND APPARATUS FOR MANAGING SOFTWARE CONTROLLED CACHE OF TRANSLATING THE PHYSICAL MEMORY ACCESS OF A VIRTUAL MACHINE BETWEEN DIFFERENT LEVELS OF TRANSLATION ENTITIES 失效
标题翻译：用于管理翻译实体的不同级别的虚拟机的物理存储器访问的软件控制的缓存的方法和装置
公开(公告)号：US20130007408A1
公开(公告)日：2013-01-03
申请号：US13616515
申请日：2012-09-14
申请人： Hubertus Franke , Benjamin Herrenschmidt , Jon K. Kriegel , Andrew M. Theurer , James Xenidis
发明人： Hubertus Franke , Benjamin Herrenschmidt , Jon K. Kriegel , Andrew M. Theurer , James Xenidis
IPC分类号： G06F12/10
CPC分类号： G06F12/1027 , G06F9/4555 , G06F2212/651
摘要： A method and a system for allowing a guest operating system (guest OS) to modify an entry in a TLB directly without an involvement of a hypervisor are disclosed. Upon receiving a guest TLB miss exception, a guest OS issues a TLBWE (TLB Write Entry) instruction to logic. The logic runs the TLBWE instruction at a supervisor mode without invoking a hypervisor. The TLB may incorporate entries in a guest page table and entries in a host page table.
摘要翻译：公开了一种允许客户操作系统（客户操作系统）直接修改TLB中的条目而不涉及管理程序的方法和系统。客户操作系统在收到客户端TLB未命中异常时，向逻辑发出TLBWE（TLB写入条目）指令。该逻辑在管理员模式下运行TLBWE指令，而不调用管理程序。 TLB可以包含访客页表中的条目和主页页表中的条目。

18. 发明授权

US08275971B2 Method and apparatus for managing software controlled cache of translating the physical memory access of a virtual machine between different levels of translation entities 有权
标题翻译：用于管理在不同级别的翻译实体之间翻译虚拟机的物理存储器访问的软件控制缓存的方法和装置
公开(公告)号：US08275971B2
公开(公告)日：2012-09-25
申请号：US12199381
申请日：2008-08-27
申请人： Hubertus Franke , Benjamin Herrenschmidt , Jon K. Kriegel , Andrew M. Theurer , James Xenidis
发明人： Hubertus Franke , Benjamin Herrenschmidt , Jon K. Kriegel , Andrew M. Theurer , James Xenidis
IPC分类号： G06F12/08 , G06F12/10
CPC分类号： G06F12/1027 , G06F9/4555 , G06F2212/651
摘要： A method and a system for allowing a guest operating system (guest OS) to modify an entry in a TLB directly without an involvement of a hypervisor are disclosed. Upon receiving a guest TLB miss exception, a guest OS issues a TLBWE (TLB Write Entry) instruction to logic. The logic executes the TLBWE instruction at a supervisor mode without invoking a hypervisor. The TLB may incorporate entries in a guest page table and entries in a host page table.
摘要翻译：公开了一种允许客户操作系统（客户操作系统）直接修改TLB中的条目而不涉及管理程序的方法和系统。客户操作系统在收到客户端TLB未命中异常时，向逻辑发出TLBWE（TLB写入条目）指令。该逻辑在管理员模式下执行TLBWE指令，而不调用管理程序。 TLB可以包含访客页表中的条目和主页页表中的条目。

19. 发明申请

US20110173411A1 TLB EXCLUSION RANGE 有权
标题翻译： TLB排除范围
公开(公告)号：US20110173411A1
公开(公告)日：2011-07-14
申请号：US12684642
申请日：2010-01-08
申请人： Dong Chen , Alan Gara , Mark E. Giampapa , Philip Heidelberger , Jon K. Kriegel , Martin Ohmacht , Burkhard Steinmacher-Burow
发明人： Dong Chen , Alan Gara , Mark E. Giampapa , Philip Heidelberger , Jon K. Kriegel , Martin Ohmacht , Burkhard Steinmacher-Burow
IPC分类号： G06F12/10 , G06F12/00 , G06F12/08
CPC分类号： G06F12/1027 , G06F2212/652 , G06F2212/654
摘要： A system and method for accessing memory are provided. The system comprises a lookup buffer for storing one or more page table entries, wherein each of the one or more page table entries comprises at least a virtual page number and a physical page number; a logic circuit for receiving a virtual address from said processor, said logic circuit for matching the virtual address to the virtual page number in one of the page table entries to select the physical page number in the same page table entry, said page table entry having one or more bits set to exclude a memory range from a page.
摘要翻译：提供了一种访问存储器的系统和方法。该系统包括用于存储一个或多个页表条目的查找缓冲器，其中所述一个或多个页表条目中的每一个包括至少虚拟页码和物理页号; 用于从所述处理器接收虚拟地址的逻辑电路，所述逻辑电路用于将所述虚拟地址与所述页表项之一中的虚拟页号进行匹配，以选择所述同一页表项中的所述物理页号，所述页表项具有一个或多个位被设置为从页面排除存储器范围。

20. 发明授权

US07681020B2 Context switching and synchronization 失效
标题翻译：上下文切换和同步
公开(公告)号：US07681020B2
公开(公告)日：2010-03-16
申请号：US11736936
申请日：2007-04-18
申请人： Jon K. Kriegel , Eric Oliver Mejdrich
发明人： Jon K. Kriegel , Eric Oliver Mejdrich
IPC分类号： G06F9/00
CPC分类号： G06F9/4812 , G06F9/461 , G06F9/463 , G06F9/5016 , G06F9/5027 , G06F12/0837 , G06F12/0842 , G06F12/1054 , G06F12/126 , G06F2209/481 , G06F2209/5018
摘要： A method, computer-readable medium, and apparatus for context switching between a first thread and a second thread. The method includes detecting an exception, wherein the exception is generated in response to receiving a packet of information directed to one of the first thread and the second thread, and in response to detecting the exception, invoking an exception handler. The exception handler is configured to execute one or more instructions removing access to at least a portion of a processor cache. The portion of the processor cache contains cached information for the first thread using a first address translation. Removing access to the portion of the processor cache prevents the second thread using a second address translation from accessing the cached information in the processor cache. The exception handler is also configured to branch to at least one of the first thread and the second thread.
摘要翻译：一种用于第一线程和第二线程之间的上下文切换的方法，计算机可读介质和装置。该方法包括检测异常，其中响应于接收到针对第一线程和第二线程之一的信息的分组而产生异常，并且响应于检测到该异常，调用异常处理程序。异常处理程序被配置为执行一个或多个指令，以移除对处理器高速缓存的至少一部分的访问。处理器缓存的部分包含使用第一个地址转换的第一个线程的缓存信息。去除对处理器高速缓存部分的访问阻止使用第二地址转换的第二线程访问处理器高速缓存中的缓存信息。异常处理程序还被配置为分支到第一线程和第二线程中的至少一个。

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